clock_h_01_33CLKHTINPUTVCCINPUTVCCCLKQH[7..0]IN1COHIN2instOUTPUTQH[7..0]clock_m_01_33CLKQ[1]Q[2]inst1QM[7..0]COMOUTPUTOUTPUTQM[7..0]COMMTINPUTVCCclock_s_01_33CLKQS[7..0]CLRCOSinst2OUTPUTOUTPUTQS[7..0]COSCLRINPUTVCC
运行的波形图如下：
（4）动态显示模块clk_d的原理图文件
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S[0]S[1]S[2]D0[0]D1[0]D2[0]D3[0]D4[0]D5[0]81muxABCD0D1D2D3D4D5D6D7GNS[0]S[1]S[2]D0[1]D1[1]Y[0]D2[1]D3[1]D4[1]D5[1]81muxABCD0D1D2D3D4D5D6D7GNS[0]S[1]S[2]D0[2]D1[2]Y[1]D2[2]D3[2]D4[2]D5[2]81muxABCD0D1D2D3D4D5D6D7GNS[0]S[1]S[2]D0[3]D1[3]Y[2]D2[3]D3[3]D4[3]D5[3]81muxABCD0D1D2D3D4D5D6D7GNY[3]YWNYWNYWNYWNinstGNDMULTIPLEXERGNDinst4MULTIPLEXERGNDinst3MULTIPLEXERGNDinst5MULTIPLEXERNAND2S[0]S[2]D5[3..0]INPUTVCCD4[3..0]D3[3..0]INPUTVCCINPUTVCCinst11D2[3..0]D1[3..0]INPUTVCCINPUTVCC74161LDNABCDENTENPCLRNS[0]S[1]VCCY[0]Y[1]Y[2]Y[3]7448ABCDLTNRBINBINOAOBOCODOEOFOGRBONOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTabcdefgD0[3..0]INPUTVCCGNDQAQBQCQDRCOS[2]VCCinst14BCD TO 7SEGOUTPUTCLK1KINPUTVCCinst10CLKCOUNTERS[2..0]
动态显示模块clk_d的仿真文件
（5）报时模块clk_y的原理图文件
59分51秒时将分计数器和秒计数器分别接入与门使其计数将1，3，5，7，9状态取出接入扬声器使其每两秒报时一次。并由输入的信号频率不同实现四低一高。
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AND8Q0Q1Q2Q3Q4Q5Q6Q7INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCinstinst2MULTIPLEXERYinst4CLK1KINPUTVCCSBAMULTIPLEXERAND221muxinst3SBAYOUTPUTYMULTIPLEXERY21muxinst6CLK2KINPUTVCCSBA21muxGNDCLKINPUTVCC 报时模块clk_y的仿真文件
（6）校时模块clk_j的原理图文件
该电路针对分计时脉冲和时计时脉冲进行控制，达到校时的目的。控制后对应的分计时脉冲位CM，时计时脉冲位CH。或非门的输出和与门的输出接入一个或门来控制分计数器脉冲输入端。脉冲信号置1时，正常工作；置0时，实现对分的校对，每来一个上升沿，分计数器就向上加一进行校时。
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VCC21muxCOMHPINPUTVCCINPUTVCCCMABSinstYMULTIPLEXEROUTPUTHT21muxCOSMPINPUTVCCINPUTVCCABSinst5YMULTIPLEXERNOR2OUTPUTMTOUTPUTCLRinst821muxCOMABSinst6YMULTIPLEXERCMGND
校时模块clk_j的仿真文件
（7）分频模块clk_q的原理图文件
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HPMPINPUTVCCINPUTVCCOR2instMULTIPLEXERSBAYOUTPUTinst5CLKOUTPUTCLK1K21muxRCOQDQCQBQARCOQDQCQBQACOUNTERCLKCOUNTERCLKCOUNTERCLK7416174161RCOQDQCQBQACLRNENPENTDCBALDNCLRNENPENTDCBALDNVCCinst1inst2CLK2KINPUTVCCinst3CLRNENPENTDCBALDN74161 分频模块clk_q的仿真文件
（8）输入模块clk_i的原理图文件
DFFHPINPUTVCCDPRNQOUTPUTHCLRNinstDFFMPCLK2KINPUTVCCINPUTVCCDPRNQOUTPUTMCLRNinst1 输入模块clk_i的仿真文件
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