实 验 报 告
实验名称：姓 名：学 号：指导教师：实验时间：
[TLC5620 串行D/A实验] [XXX] [201008 22XX] [解武] [2013年 X月XX日] 信息与通信工程学院
TLC5620串行D/A实验
1 实验要求
TLC5620是4通道8位的串行D/A转换器。
任务1： 观察已给程序的实验现象，并结合实验结果理解原程序语句的含义，体会基本句话，模块的用
法。在掌握整个程序工作的原理后，修改程序，使其实现单通道的DA转换：
在按下通道的按键之后，用数码管显示输入的数字量；停止按键，数码管计数停止，继续按键则继续计数。按下复位键，则系统清零，数码管显示0值。将转换后的模拟电压加到LED两端，观察LED亮度变化是否符合理论规律。
任务2： 在任务1的基础上，进一步体会程序的编写思想，将顶层图形文件修改成一个用语言描述的模
块，实现原程序所要求的各项功能：
通过4个按键选择不同通道，每个通道的数字量输入都可以在数码管上进行显示。松开按键，则计数显示保持前一状态，按下按键继续计数。设置复位键，按下复位键，系统清零。每个通道对应的模拟电压通过LED的亮度显示。通过硬件实现，观察实验结果。
2 实验原理
2.1 TLC5620基本原理
TLC5620封装如实验图1所示，是一个4通道8位的串行数模（D/A）转换器，其最大转换速度可达1MBps。其管脚REFA~REFD为四个通道的参考电压，实验平台的参考电压均为2.5V；DACA~DACD为4路四个模拟信号输出通道；DATA为串行数据输入；CLK为DAC串行数据输入时钟，其下降沿锁存输入数据DATA；LOAD为串行数据锁存信号，低电平锁存。LDAC为DAC输出更新控制信号，当LDAC为低电平时，则把锁存在锁存器的数据送到DAC并转换为模拟信号，在相应的通道进行输出，故可以始终把LDAC信号置为低电平，也就是说加载信号一旦产生，数据立刻转换输出。
表1为TLC5620各引脚功能介绍。
图1 XXXX封装示意图
表1 XXXX引脚功能
引脚 名称 GND DACA DACB DACC DACD DATA CLK LDAC LOAD REFA REFB REFC REFD VDD
序号 1 12 11 10 9 6 7 13 8 2 3 4 5 14
I O O O O I I I I I I I I I 输入/输出
地回路及参考终端 DAC A模拟信号输出 DAC B模拟信号输出 DAC C模拟信号输出 DAC D模拟信号输出
串行数字数据输入接口，在CLK下降沿时将输入的数字量转发到串行接口寄存器里 串行接口时钟，用于控制串行数据的输入
加载DAC。当引脚出现高电平时，即使有数字量被读入串行口也不会对DAC的输出进行更新。只有当引脚从高电平变为低电平时，DAC输出才更新。
串口加载控制。当LDAC是低电平，并且LOAD引脚出现下降沿时数字量被保存到锁存器，随后输出端产生模拟电压。
输入到DAC A的参考电压。这个电压定义了输出模拟量的范围。 输入到DAC B的参考电压。这个电压定义了输出模拟量的范围。 输入到DAC C的参考电压。这个电压定义了输出模拟量的范围。 输入到DAC D的参考电压。这个电压定义了输出模拟量的范围。 输入电源正极
功能描述
因为TLC5620为四通道的数模转换器，只有一个DATA数据输入端，所以传送的数据中要包含通道的信息，以便DAC能识别出该数据属于哪个通道，转换完成后的模拟信号输出到相应的通道中。TLC5620传输的一帧数据位11位，先传送高位，最后传送低位，帧格式如表2所示。
表2 XXXX的数据结构
D10 D9 D8 输出模式RNG D7 D6 D5 D4 D3 D2 D1 D0 通道选择 8位数据D7~D0 D10、D9为通道选择位，00~11分别选择DACA~DACD通道。RNG的数值为0或者1，为输出倍数。TLC5620的输出电压为：
Vo(DACA/B/C/D)?VREFA/B/C/D?CODE(1?RNG) 256DAC内部有移位寄存器和锁存器，要在工程中实现在LOAD高电平时把11位数据在CLK的下降沿逐位（由高位到低位）发送到DATA端，发送完毕后，LOAD置为低电平，指示DAC进行模数转换。
TLC5620的访问时序图如图2所示。
图2 XXXX访问时序图
2.2 TLC5620与FPGA连接电路图
VCC2.5VGNDREF_AREF_BREF_CREF_DDATACLKTLC5620VDDLDAC654321dac_ldac2350MHzDAC_ADAC_BDAC_CDAC_DLOADEP2C8Q208C8dac_data162dac_loaddac_clk164168170643Key[3..0]
图3 XXXX与FPGA连接示意图（注: 可以在文件“FPGA实验板电路图.pdf”中截取）
LOAD的低电平的最小保持时间tw（LOAD）为250ns，各个tsu和tv的最小保持时间为50ns。为了尽可能最大利用DAC的转换速度，为此状态机选用5000Hz（200ns）左右的输入时钟，在LOAD低电平时要等待 12个状态机时钟CLK0.5M。为此采用计数器判断等待时间是否满足条件，该计数器使用LOAD的高电平为异步复位信号，低电平时，对CLK0.5M进行计数，当计数器计数值大于12 时，说明LOAD为低电平的时间tw（LOAD）已满足，状态机可跳转到下一态。
在LOAD高电平时，需要产生11个DAC的CLK，同样采用计数器计数值判断，该计数器中，LOAD的低电平为异步复位信号，LOAD为高电平时对DA_CLK计数，满足计数器的值>11时，说明已经送入了11bit的串行数据，可以进行置LOAD为低电平，对11bit数据锁存进行数模转换。
2.3 任务原理
2.3.1任务原理1
将给定程序的4通道转换改成单通道的DA转换：修改程序，将四个通道的按键修改成一个按键，用一个5HZ的时钟信号进行采样，并将采样的数字信号传输给TLC5620，按照其时序要求，对5620初始化，使其将采样的按键的数字信号按照上述提供的公式转化为模拟信号，并输出给LED灯，并且随着
按键时间延长，数字输入的增大，转换为的模拟电压增大，LED灯的亮度增加。同时，将采样的数字信号通过数码管显示。从而完成整个功能。 2.3.1任务原理2
将给定的程序模块合在一个顶层模块中，不使用图形文件作为顶层：使用verilog VHDL建立顶层文件，在顶层文件中设置连线型变量，调用事先写好的模块，用线型变量将两个模块需要连接的管脚连接在一起，从而形成一个完整功能的大模块。
2.4 实验流程图
Start初始化TLC5620访问时序判断按键N复位NKEYnY清零保持原有数据保持原有数据Yn通道采集数字量D/A转换数码管显示 3 FPGA所用的管脚分配
选用FPGA为Altera公司的CycloneII系列EP2C8Q208C8。主时钟50MHz。管脚分配如下。