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加.由此,相位累加器在每一个时钟脉冲输入时,把频率控制字累加以此,相
位累加器输出的数据作为波形存储器的相位取样地址,这样就可把存储在波形存储器内的波形抽样值进行找表查出,完成相位到幅值的转换.
由于相位累加器为N位,相当于把正弦信号在相位上的精度定为N位,所以分辨率为1/2N.若系统时钟频率为fc,频率控制字fword为1,则输出频率为fOUT=fC/2N,这个频率相当于\基频\若fword为K,则输出频率为:
fout=K* fC/2N
当系统输入时钟频率fC不变时,输出信号的频率由频率控制字K所决定.由上式可得:
K=2N*fout/fC
其中,K为频率字,注意K要取整,有时会有误差.
选取ROM的地址时,可以间隔选项,相位寄存器输出的位数D一般取10-16位,这种截取方法称为截断式用法,以减少ROM的容量.D太大会导致ROM容量的成倍上升,而输出精度受D/A位数的限制未有很大改善.
4.各子模块设计原理说明
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【1】分频电路
1）2分频电路
2分频电路是通过将D触发器的Q端与D端接在一起就可以从Q端得到触发器信号的2分频信号，电路图如下：
波形图如下：
（2）3分频电路
3分频电路是通过74160用置数法实现。其输出端
QDQCQBQAQB按照如下方式
循环计数时就可以对其输入的脉冲进行3分频，输出信号由直接引出。
0000 0001 0010
74160置数端为低电平有效，所以将QB作为置数信号的输入。3分频电路图如下：
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波形图如下：
封装的子模块图为：
（3）8分频
将3个2分频串联实现8分频电路。 8分频电路图如下：
波形图如下：
将3分频和8分频电路串联可以构成24分频电路图，电路图如下：
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波形图如下：
（4）1000分频电路
1000分频电路通过3模10计数器串联而成。模10计数器是由计数器74161来QDQCQBQA=1111时置数，使计数器按如下方式进行循环：
0110 0111 1000 1001 1111 1010 1110 1101 1100 1011
为了获得占空比接近1:1的输出信号，将QC作为输出，占空比为6:4。电路图如下所示：
将3个10分频进行串联获得1000分频的分频器，电路图如下：
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脉冲发生电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。并且在测频电路中需用到0.5HZ的脉冲信号。EDA实验系统的输入时钟为48MHz，那么要产生0.5Hz的脉冲信号，则要对输入时钟48MHz进行分频，依次进行2次24分频、2次1000分频，1次2分频即可得到24KHZ,1KHZ，1HZ和0.5KHZ的脉冲信号。 （2）电路图如下：
【2】波形存储器模块
用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位—幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM相当于把0o?360o的正弦信号离散成具有2N个样值得序列，若波形ROM有D位数据位，则2N个样值得幅值以D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。 相位－幅度变换原理图如下图所示：
相位－幅度变换原理图
MIF文件的生成步骤