如何使用Debussy与ModelSim做Co-Simulation (SOC) (Verilog) (VH(6)

# -- Compiling package pkg # -- Compiling package body pkg # -- Loading package pkg # -- Compiling entity novas

# -- Compiling architecture novas_arch of novas

# Model Technology ModelSim SE vlog 6.3e Compiler 2008.02 Feb 2 2008 # -- Compiling module counter #

# Top level modules: # counter

# Model Technology ModelSim SE vcom 6.3e Compiler 2008.02 Feb 2 2008 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package std_logic_arith # -- Loading package std_logic_unsigned # -- Loading package pkg

# -- Compiling entity counter_tb

# -- Compiling architecture arc of counter_tb # vsim counter_tb

# Loading C:\\Modeltech_6.3e\\win32/novas.dll # // ModelSim SE 6.3e Feb 2 2008 # //

# // Copyright 1991-2008 Mentor Graphics Corporation # // All Rights Reserved. # //

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# Loading std.standard

# Loading ieee.std_logic_1164(body) # Loading ieee.std_logic_arith(body) # Loading ieee.std_logic_unsigned(body) # Loading work.pkg(body)

# Loading C:\\Modeltech_6.3e\\win32/./novas_fli.dll # Loading work.counter_tb(arc) # Loading work.counter(fast)

# Novas FSDB Dumper for ModelSim 5.4 (FLI), Release 5.4v9 (Win95/NT) 05/04/2005

# Copyright (C) 1996 - 2004 by Novas Software, Inc. # *Novas* Create FSDB file 'counter.fsdb' 复制代码

Step 6：

執行Debussy批次檔部份 deb.bat

vericom -2001 counter.v

vhdlcom -93 novas.vhd counter_tb.vhd

debussy -lib work -top counter_tb -ssf counter.fsdb -sswr counter.rc 复制代码

執行結果

完整程式碼下載

counter_verilog.7z (RTL與testbench皆使用Verilog) counter_vhdl.7z (RTL與testbench皆使用VHDL)

counter_vhdl_verilog.7z (RTL使用VHDL，testbench使用Verilog) counter_verilog_vhdl.7z (RTL使用Verilog，testbench使用VHDL) Conclusion

本文介紹了Debussy與ModelSim的Co-Simulation，這兩個工具的合作，可以發揮

ModelSim能Verilog與VHDL一起simulation的優點，又可發揮Debussy的trace與debug的功力；並且實際示範了2種HDL語言交互simulation的方法，其中包含了一些小技巧。 在Quartus II也允許這種跨語言的方式作synthesis，或許你會問，為什麼要搞的這麼複雜?乖乖只用Verilog或只用VHDL就好了，但現實上，這兩個HDL語言佔有率幾乎一半一半，無論是工作上也好，或者看書網路上找資源，遇到Verilog或者VHDL的機會仍相當多，像我是Verilog比較熟，但有些IP是用VHDL開發(無論是買來的或者網路抓的)，所以VHDL也要多少懂一點，最少要能一起Co-Simulation，雖然重要的是硬體的設計，但多懂一種語言也不是壞事。