实验一 EDA软件实验
实验性质：验证性 实验级别：必做 开课单位：信息与通信工程学院通信工程系 学时：4学时 一、实验目的：
1、了解Xilinx ISE 6.2软件的功能。
2、掌握Xilinx ISE 6.2的VHDL输入方法。
3、掌握Xilinx ISE 6.2的原理图文件输入和元件库的调用方法。 4、掌握Xilinx ISE 6.2软件元件的生成方法和调用方法。 5、掌握Xilinx ISE 6.2编译、功能仿真和时序仿真。
6、掌握Xilinx ISE 6.2原理图设计、管脚分配、综合与实现、数据流下载方法。 7、了解所编电路器件资源的消耗情况。 二、实验器材：
计算机、Quartus II软件或xilinx ISE 三、实验内容：
1、 本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 6.2软件平台上完成设计电路的VHDL
文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。
2、 用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 6.2软
件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验步骤：
4.1 Xilinx ISE 6.2环境
1、三线八线译码器（74LS138）VHDL电路设计
（1）、三线八线译码器（74LS138）的VHDL源程序的输入
打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（74LS138）建立设计项目。项目名称【Project Name】为 “Shiyan”,工程建立路径为“C:\\Xilinx\\bin\\Shiyan”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。
1
图1
点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。各标签具体含义如下：
? 【Device Family】：定义所选芯片器件族 ? 【Device】:定义器件名 ? 【Package】:定义器件封装形式 ? 【Speed Grade】:定义芯片工作速度等级 ? 【Top-Level Module Type】：定义顶层模块类型 ? 【Synthesis Tool】：定义综合工具 ? 【Simulator】:定义仿真测试工具
? 【Generated Simulation Language】:定义硬件描述语言
针对本试验所用开发板我们选择 “CoolRunner2 CPLDs”系列的 “XC2C256-7PQ208”器件作为目标芯片进行仿真，如图2所示。
图2
完成具体选择后点击【下一步】弹出如图3所示对话框，在该对话框内创建文件资源。
图3
打开【New Source】标签，弹出如图4所示对话框，在左侧方框中包含了用户可以创建的文件
2
类型，包括以下内容：
? 【Schematic】:原理图类型文件 ? 【State Diagram】：状态图类型文件 ? 【Test Bench Waveform】：波形类型测试文件 ? 【User Document】：用户类型文件 ? 【Verilog Module】：Verilog类型文件
? 【Verilog Test Fixture】：Verilog语言描述类型测试文件 ? 【VHDL Library】：VHDL库文件 ? 【VHDL Module】：VHDL类型模块文件 ? 【VHDL Package】：VHDL类型文件封装库
? 【VHDL Test Bench】：VHDL语言描述类型测试文件
图4
在【File】 标签下对话框内写入用户自定义的文件名称，标签【Locatior】下显示了新定义文件的创建路径，选中标签【Add to proje】前的对号标记，将新创建的文74ls138添加到工程 “Shiyan”中。点击【下一步】，弹出如图5所示对话框，在此对话框中输入三线八线译码器（74LS138）的的端口信息。
图5
3
点击【下一步】弹出【New Source Information】对话框，在该对话框内显示了新建文件的属性及信息，如图6所示。
图6
点击【完成】返回资源创建对话框，其中显示了新建文件“LS74138.vhdl”，如图7。
图7
点击【下一步】弹出工程信息对话框【New Project Information】，该对话框给出了所设计的工程信息，如图8所示。
图8
点击【完成】标签结束新建工程过程。进入Xilinx ISE文本编辑方式，在文本框中编辑输入8位加法器的VHDL源程序，如下图所示：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
-- Uncomment the following lines to use the declarations that are
4
-- provided for instantiating Xilinx primitive components. --library UNISIM;
--use UNISIM.VComponents.all;
entity ls74138 is
Port ( g1 : in std_logic; g2 : in std_logic;
inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138;
architecture Behavioral of ls74138 is begin
process(g1,g2,inp) begin
if((g1 and g2)='1') then case inp is
when \ when \ when \ when \ when \ when \ when \ when \ when others=>y<=\ end case; else
y<=\ end if; end process; end Behavioral;
在VHDL源程序中，G1和G2为两个使能控制信号，INP为命令码输入信号，Y为8位译码输出信号。
5