陕西理工学院电子技术综合课程设计
图1-2-1 整体设计方案一
方案二：
图1-2-2 整体设计方案二
方案论证：
方案一定要精益求精，这两种方需要选用一种比较合理且节省器件的方案，
第一个方案由于用到借位信号，所以导致多用了一个74LS08芯片，使得电路变得有点复杂且不够节约，对于这点，经过大家的一致讨论我们选用了第二种方案，这样使整个设计变得简单易懂且节约，这正是大家所追求的且满足课设要求，同时满足指导老师所要求的条件。
2、单元电路设计和基本原理
2.1电源设计
根据变压原理：n1:n2=V1:V2,我们要求将220V电压降为5V电压，只要原副线圈比为44:1即可实现变压。
降压电路：交流电源输入220V的交流电压，一般情况下需要对交流电压进行处理，而降压电路往往采用变压器直接变压，输出5V交流电。
整流电路：整流电路一般分为半波整流和全波整流。半波整流具有输出电压高、变压器利用率高、脉动小等优点，因此得到相当广泛的应用，其中桥式整流最为常用，单相桥式整流电路将变压器副边电压从交流变为直流电压。鉴于以上优点，本设计采用了桥式整流。
滤波电路：在整流滤波电路的输出端（即负载电阻两端），并联一个电容即
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得到电容滤波电路。滤波电容容量较大，利用其充放电作用，使输出电压趋于平 滑。其中C3起滤波作用，C5的作用是改善电源的动态特性（即载负载电流突变时，可由C5提供较大的瞬时电流）采用大容量的铝解电容器。这种电容器的电感效应较大，对高次谐波的滤波效果较差，通常需要并联高频滤波电容器，其容量在0.01微法到0.1 微法之间即可。
稳压电路：我们采用了集成7805稳压器型稳压电路进行稳压，为后面的一切电路提供了稳定的电压。
图2-1 电源电路
2.2信号源
利用555集成定时器，构成多谐振荡器用来产生1Hz的cp信号。 （1）555定时器的引脚排列（如图2-2-1）：
如图2-2-1 555定时器的引脚排列
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附、555定时器的各个引脚功能如下：
1脚(VSS)：外接电源负端VSS或接地，一般情况下接地。
8脚(VCC)：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。一般用5V。 3脚(Q)：输出端Vo 2脚（TR）：低触发端 6脚（TH）：TH高触发端
4脚（R）： 是直接清零端。当 端接低电平，则时基电路不工作，此时不论 、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚（CI）：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。 7脚（D）：放电端。该端与放电管集电极相连，用做定时器时电容的放电。 （2）原理图:
图2-2-2 555多谐振荡器
(3)参数计算
实验参数：R1=72.46KΩ，R2＝72.46KΩ，C1= 10nF，C2=10uf,Vcc＝5V。 振荡频率为：f=1/T=1/【(R1+2R2)CLn2】
改变振荡频率的方法：通过改变R和C的参数即可改变振荡频率。
输出脉冲的占空比为q=T1/T=(R1+R2)/(R1+2R2).为了得到占空比为50%的脉冲，可采用占空比可调的可调电路。电容的充电电流和放电电流流经不同的路径，充电电流只经过R1，放电电流只经过R2，因此电容充电时间变为T1=R1CLn2 而放电时间变为T2=R2CLn2，故输出脉冲占空比为q=R1/（R1+R2）取R1
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=R2则可得到占空比为50%的信号源。经以上分析及计算R1=72.46K=R2,C2=10微法。
(4)仿真显示，结果显示周期为1秒，即信号频率为10Hz。
图2-2-3 仿真显示1秒信号源
2.3 减法计数器
减法计数器图：
图2-3-1 减法计数器
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利用74LS192实现十进制计数功能。74LS192具有双时钟输入并具有清除和预置数功能。 74LS192管脚图
图2-3-2 74LS192管脚图
附、74LS192各个引脚功能如下：
1 15、1、10、9管脚（P0-P3）：并行数据输入端 2 13管脚（TCD）′：借位输出端（低电平有效） 3 12管脚（TCu）′：进位输出端（低电平有效） 4 4管脚 CPD：减法计数时钟输入端（上升沿有效） 5 5管脚 CPU：加法计数时钟输入端（上升沿有效） 6 14管脚 MR：异步清零端
7 11管脚：(PL) ′:异步并行置入控制端（低电平有效） 8 3、2、6、7管脚（Q0-Q3）：输出端
异步清除：当MR=1时，无论有无CP，计数器立即清零，Q3~Q0均为0，称之为异步清除。
预置数：当PL’＝0时，Q3＝D3，Q2=D2，Q1＝D1，Q0=D0. 称之为预置数。本电路中需将MR端置0，PL’置1，CPU置1，CPD为上升沿时，则192执行减法计数功能。
根据功能表当PL’=1，MR=0 ，CPD置1时若时钟脉冲加到CPU端，则计数器在预置数的基础上完成加计数功能；当加计数到9时，TCU’端发出下跳脉冲完成进位。若时钟信号加到CPD端，且CPU=1，则计数器在预置数的基础上完成减计数功能，当减计数到0时，TCD’端发出借位下跳脉冲。计数器完成并行置数。,在CPD端的输入时钟作用下，计时器再次进入下一循环减计数。
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