RSTGNDDDS_D7DDS_D6DDS_D5DDS_D4DDS_D3DDS_D2DDS_D1DDS_D0C10.1UGNDGNDGNDAVDD1.3KU2AVDDGNDR4C3AVDDGNDAVDD0.1U0.01UR2DVDD807978777675747372717069686766656463626112345678910DDS_REFCLKGNDGNDDVDDDVDDDGNDDGNDDGNDDGNDDVDDDVDDDGNDMASTER RESETS/P SELECTREFCLKREFCLKBAGNDAGNDAVDDDIFF CLK ENANCAGNDPLL FILLTERWR/SCLKRD/CSBDVDDDVDDDVDDDGNDDGNDDGNDFSK/BPSK/HOLDSHAPED KEYINGAVDDAVDDAGNDAGNDNCVOUTAVDDAVDDAGNDAGND2122232425262728293031323334353637383940WRRDFDATAOSK
DVDDU1DVDD321DVDDC2AVDD133RDDS_REFCLKDVDDP1DVDDR12CY1CLKOUTGND3GNDVCCCRY24DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDGD7D6D5D4D3D2D1D0GNDDVDDGND74LS245GNDDVDDU3DVDDGND20181716151413121119R350R3.9KGNDDDS_ADDR5DDS_ADDR4DDS_ADDR3DDS_ADDR2DDS_ADDR1DDS_ADDR0DVDDGNDADDR5ADDR4ADDR3ADDR2ADDR1ADDR0D7D6D5D4D3D2D1D0AVDDR550R12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDDVDDU4DVDDGND20181716151413121119GNDAVDDR650RGNDI_out1GNDI_out1#I_out2#图4.1 扫频信号发生电路 单端输出，因此将64引脚接地，以选择单端时钟模式。
过一个33欧姆的端接电阻连接到AD9854的时钟输入端，因为AD9854可支持时，则使能差分时钟输入，当64脚为低时，则使用单端时钟。本设计中晶振为
接低电平，可以选择使用并行或串行通信方式。本设计中为了实现对AD9854的
单端或差分时钟输入，通过引脚64可设定芯片采用何种时钟输入，当64脚为高高速控制，将其第70脚拉高，即选择并行编程模式。引脚71为芯片的总线初始
图中P1为串/并行通讯方式选择接口，通过将芯片第70引脚接高电平或者
CY1为25MHz有源晶振，为AD9854提供工作时钟，该晶振时钟输出脚通化引脚，通过给该引脚一个芯片的引脚1至引脚8为并口通信的8位数据总线，
ADDR5ADDR4ADDR3ADDR2ADDR1ADDR0UDCLK1234567891011121314151617181920D7D6D5D4D3D2D1D0DVDDDVDDDGNDDGNDNCA5A4A3A2A1/SDOA0/SDIOUD CLKAVDDAGNDNCNCDAC RsetDACBPAVDDAGNDIOUT1IOUTBAVDDIOUTBIOUT1AGNDAGNDAGNDAVDDVINNVINPAGND6059585756555453525150494847464544434241AD9854DVDDGNDAVDDGNDDVDDC50.1UGNDR750RDDS_RSTDDS_UDCLKDDS_WRDDS_RDDDS_FDATADDS_OSKDVDDC40.1URSTUDCLKWRRDFDATAOSKAVDDGND+3.3V12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDP2GNDAVDD+3.3VDVDDC610uFC1410uFC23GND10uFC160.1uFC170.1uFC180.1uFC19C20C21C220.01uF0.01uF0.01uF0.01uF-5V_ANAGNDTitleSizeA4Date:File:NumberGNDDVDDGNDC1510uFC70.1uFC80.1uFC90.1uFC10C11C12C130.01uF0.01uF0.01uF0.01uF+5V_ANAGND20181716151413121119AVDDGNDGNDDDS_RSTDDS_D6DDS_D4DDS_D2DDS_D0DDS_ADDR4DDS_ADDR2DDS_ADDR0DDS_WRDDS_FDATA135791113151719Header 10X22468101214161820DDS_D7DDS_D5DDS_D3DDS_D1DDS_ADDR5DDS_ADDR3DDS_ADDR1DDS_UDCLKDDS_RDDDS_OSK20
GNDI_out2J3J4J5J6J7 Revision2014/5/23Sheet ofE:\\毕业设计业务\\梅雪松\\写论文用原理Dra图w\\n扫 B频y:信号发生器引脚14至引脚19为并口通信的6位地址总线，引脚20为双向I/O更新时钟。方向的选择在控制寄存器中设置。如果作为输入端， 时钟上升沿将I/O端口缓冲器的内容传送到可编程寄存器。如果作为输出端(默认), 输出一八个系统时钟周期的单脉冲 (由低到高) 表示内部频率更新已经发生。本设计中该引脚通过软件设置为输入模式，即由外部控制系统产生更新信号。21为读写控制线，主要实现对芯片的读写控制。
引脚61为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。根据ADI公司提供的参考设计方案，该零位补偿网络由一个1.3 k?电阻和一个0.01 μF电容组成。
引脚56为DAC输出电流设定引脚，通过外接不同阻值的电阻，可设置不同的DAC输出电流，输出电流范围为4mA至20mA，其阻值与电流对应关系为：R=39.9/Iout。本设计中采用的设置电阻为3.9K，即设定输出电流Iout约为10mA。
AD9854两路输出DAC为差分型电流输出，因此必须在输出引脚接入一个合适的电阻以将电流信号转换为电压信号，通过56脚对DAC输出电流的设置，本设计DAC最大差分输出电流为10mA，因此，在DAC的I、Q输出端分别挂接一个阻值为49.9欧姆的电阻，从而使得最终输出电压峰值约为500mV。该信号由于幅值较小，且含有直流分量，因此后端必须采用运算放大电路对该信号进行一定的平移和放大，使得最终送入被测系统的信号为峰峰值不小于1V的纯交流信号。
将含有直流分量的信号转换为纯交流信号通常有三种方式：最简单的方案是直接在信号链中串入一个电容，从而隔断直流信号，只允许交流信号通过；采用运算放大电路，通过给输入信号一定的偏置电压，从而刚好抵消信号本身带有的直流分量，也可去除直流分量，只留下交流分量；使用两路互补的信号进行差分放大，只需要保证两路信号完全互补，也可得到纯交流分量。从最终效果上来说，采用串接电容的方式得到的信号会因为电容的存在，信号通过电容之后，相比通过电容之前，会有一定的相位延迟。第二种方式对偏置电压的精度要求较高，若不能保证偏置电压与信号所含直流分量互补，则难以实现纯交流输出，且不适用与直流分量不稳定的场合。方案三只要保证两路信号互补，即可实现纯交流输出。结合AD9854结构，其I和Q输出都有一个互补输出端，因此，利用这两个互补输出端，与I、Q信号进行差分放大，即可实现输出纯交流信号。此种方式充分利用了AD9854的结构特点，具有较高的精度，因此本方案采用第三种方式来得到不含直流分量的扫频信号。
AD9854为模数混合芯片，因此，为了保证芯片良好的工作，设计中采用了大量0.1uF和0.01uF的去耦电容，并在电路的电源入口处加入低频滤波性能优良的钽电容，以进一步优化系统电源性能。在PCB设计中，参考ADI公司给出
21
的官方评估板电路布局，在芯片底部采用大面积铺铜连接[29]，以使芯片能够良好接地。
4.2.2 AD9854输出信号滤波网络及放大电路设计
AD9854输出信号为离散的电流（电压）信号，该离散信号含有较多的高频谐波，因此，设计中需要添加模拟低通滤波电路，以滤除信号中的高分分量，得到纯净的正弦信号。
模拟低通滤波器通常分为有源低通滤波器和无源低通滤波器。有源低通滤波器即以有源放大器件，如运算放大器为核心器件，配合电容电阻等无源器件构成增益可控、Q值较高的滤波网络。无源低通滤波器主要采用电容和电阻或者电感组成无源低通滤波网络，主要适用于高频信号的滤波，本设计采用的低通滤波器为7阶巴特沃斯无源低通滤波器，AD9854输出信号I路滤波以及放大电路如图（4.2）所示。对于I路信号的一对互补输出信号分别进行了低通滤波，两路滤波
1网络元件参数以及电路板布局完全相同。图（4.3）为该滤波网络的传输曲线，234567由图可知，该滤波网络在1MHz到50MHz内都有很稳定的增益，因此可保证最终输出信号在设计测量范围幅度的稳定。 A I_out1R43100L2Inductor390nC30Cap18pL3Inductor470nC31Cap56pGNDL4Inductor390nC32Cap56pC33Cap18pC27Cap0.1uFR87GNDGND+5V_ANAC280.1uFR1086100R11R14100100500321U5THS3001R1249R9R130Sin_out1R15R44100L5Inductor390nC39Cap18pBL6Inductor470nC40Cap56pGNDL7Inductor390nC41Cap56pC42Cap18pC38Cap0.1uF100500C340.1uF-5V_ANAI_out1#GNDGND4R165 图4.2 AD9854 I路输出滤波及放大电路 I_out2R45100L8Inductor390nC50Cap18pL9Inductor470nC51Cap56pGNDL10Inductor390nC52Cap56pC53Cap18pC46Cap0.1PGNDGND+5V_ANAC470.1uFR187R21100R22R24R251001001005003R20862149R9C5440U6THS3001Cos_out1+5V_ANAC49GND0.1uF7R23R26550086CI_out2#R46100L11Inductor390nC60Cap18pL12Inductor470nC61Cap56pGNDL13Inductor390nC62Cap56pC63Cap18pC58GNDCap0.1P0.1uFGND-5V_ANAR280321C590.1uFGND-5V_ANA4U7THS3001R2949R95D 图4.3 7阶巴特沃斯低通滤波器传输特性曲线 Title 12322 456SizeA3Date:File:Number2014/5/20E:\\毕业设计业务\\..\\OPA7
U5为电流反馈型高速运放THS3001，THS3001是一款具有420MHz高带宽的电流反馈型运放，该运放在增益为6时可达100MHz的通带平坦度。图（4.4）为THS3001增益与频率关系曲线。图（4.2）中放大电路，增益的表达式为Av=R16/R14=500/100=5。通过仿真可知，整个滤波与放大电路系统的增益为3.3（输入信号幅值取互补输入信号中单路信号的交流幅值），输出为不含有直流分量的纯正弦信号，且在整个1MHz至40MHz范围内有非常稳定的增益。
图4.4 THS3001增益与频率关系曲线
4.3 本章小结
本章首先介绍了扫频信号发生器的电路原理，然后给出了本设计采用的设计电路，并详细介绍了电路设计原理和设计技巧。最后，根据扫频信号源输出信号幅度和谐波方面的不足，对输出信号进行了滤波和放大，最终保证输出信号能够很好的满足系统对扫频信号的要求。
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5 控制系统的设计与实现
为了实现系统的高速高效控制，并提供优异的系统可升级特性，本设计控制系统采用了FPGA技术与SOPC技术结合的方式，通过硬件逻辑与程序软件相结合的方式来实现系统的控制功能。本章首先对几种可选的系统控制方案进行了介绍，并分析了各种方案的优势与不足，在此基础上，确定了本设计采用的控制系统架构，然后对控制系统的各个模块进行了介绍。
5.1 控制系统可选方案分析
本设计中控制系统主要进行AD9854扫频信号源模块的控制，I、Q信号的采样，数据的运算以及人际交互的实现。因此，要求控制器有较快的运算速度以及较强的控制能力。
实现以上功能主要有三种可选方案，分别为高性能单片机如Cortex-M3、数字信号处理器（DSP）、可编程逻辑器件（FPGA）。现分别介绍这三种控制方式各自的特性，并将本设计采用的方案与这三种方案进行对比，说明本控制系统的优势。
5.1.1 高性能单片机控制方案介绍
Cortex-M3是ARM公司推出的主要面向控制领域的高性能32位微处理器内核。其成本低廉，具有较强的运算能力。目前很多国际大公司都推出了基于M3内核的处理器，如ST公司的STM32F10X系列，TI公司的LM3S10X系列等。这些系列的单片机都集成了大量的片上外设，如ADC、定时器、SPI接口、IIS接口等。通过这些外设，可以很方便的实现所有功能的单芯片实现。同时该内核带有一个32位硬件乘法器，只需要一个指令周期的时间便可完成一次32位乘法运算，因此具有一定的数学运算能力。 5.1.2 DSP控制方案介绍
DSP作为一种高性能处理器，拥有非常强大的数据运算能力，目前使用较多的主要有TI公司面向控制领域的C2000系列，面向音频处理的C5000系列和C6000系列，以及面向视频处理的达芬奇系列。其中C2000系列主要面向控制领域，片上集成了较多的外设，如ADC、PWM、SPI、IIC等等，使用C2000系列，可以以最低的成本，最小的系统开销实现较为复杂的控制功能。目前使用最多的C2000系列DSP为TMS320F2812，该芯片工作频率最可高达150M，支持单周期MAC指令，配合TI提供的大量基于汇编编写的DSP应用库，可实现定点运算，FFT变换、数字滤波器等一系列的数字信号处理功能。同时，该芯片自带2路12位ADC，可方便的完成模数转换等。
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