图1.26 建立项目project2
（2） 在软件主窗口单击File菜单后，单击New选项，选择Verilog HDL File选项，如图1.27所示：
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图1.27 新建Verilog HDL文件
（3） 单击OK进入空白的文本编辑区，进行文本编辑，本节列举一个D触发器的例子，其完成后的屏幕如图1.28所示；
图1.28 完成编辑后的屏幕
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（4） V文件名必须与模块面相同，将dff1.v文件设置为顶层文
件，Project—Set as Top-level Entity
（5） 完成编辑后的步骤与完成原理图编辑的步骤相同，请参考
1.1节有关内容。
（6） 利用v文件生成原理图模块。在v文件编辑界面中，
File—Creat/Update—Creat Symbol Files for Curent File.
1.4 波形仿真
下面以1.2节中project2为例，介绍使用Quartus II 软件自带的仿真器进行波形仿真的步骤。
（1） 打开project2 项目，新建波形仿真文件，如图1.29；
图1.29 新建矢量波形文件
（2） 在建立的波形文件左侧一栏中，点击鼠标右键，在弹出菜
单中选择 Insert Node or Bus，如图1.30所示；
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图1.29 矢量波形文件节点加入
（3） 在出现的图1.30中，选择Node Finder，将打开Node Finder
对话框，本试验对输入输出的管脚信号进行仿真，所以在Filter 中选择 Pins：all，点击List 按钮，如图1.31所示；
图1.30 节点加入工具框
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图1.31 Node Finder 对话框
（4） 在图1.31左栏中选择需要进行仿真的端口通过中间的按钮
加入到右栏中，点击OK，端口加入到波形文件中，如图1.32；
图1.32 加入仿真节点后的波形图
（5） 在图1.32中，选择一段波形，通过左边的设置工具条，给
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出需要的值，设置完成激励波形，保存后如图1.33所示；
图1.33 设置好激励波形的波形文件
（6） 设置为功能仿真：Assignment—Timing Analysis Settings-- Simulator Settings—Simulation mode 选择Functional,
生成网络表Processing—Generate Functional Simulation Netlist；
（7） 点击快捷按钮
，开始仿真，完成后得到波形如图1.34所
示，根据分析，功能符合设计要求。
图1.33 波形仿真结果
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