重邮移通学院《EDA技术》课程实验内容指导
2.6.2异步清除8位二进制减法计数器的设计
1、 设计要求：要求用Verilog HDL语言设计带有异步清除功能的计数器，该计数器为8位
二进制减法计数，并含有一个同步置数端和一个分频输出端，其端口定义可参考如下：
2、 总体设计文件命名为lianxi262.v。
3、 对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确，并指出该程
序所实现的功能。 4、 参考设计程序（略）
2.6.3 四位全减器的结构描述法
1、 设计要求：用Verilog HDL语言先描述一个一位的全减器fullsub1.v，然后利用结构描述
法将四个fullsub1级联，构成一个四位的全减器，连接关系见图4所示：
图4
2、 总体设计文件命名为lianxi263.v。
3、 对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确，并指出该程
序所实现的功能。 4、 参考设计程序（略）
重庆邮电大学移通学院★电子信息工程系 第 15 页 共 19 页
重邮移通学院《EDA技术》课程实验内容指导
《EDA技术》实验七——Maxplus开发工具的综合设计
一、实验目的
1、 熟练运用Maxplus开发工具，进行复杂的逻辑电路设计；
2、 掌握在同一题目中综合运用多种描述方法（原理图和VHDL/Verilog HDL语言），进行大
型的数字逻辑电路设计； 3、 掌握复杂系统的仿真分析方法。
二、实验内容及要求
4、 四位全加器的设计（必做，具体要求见后）； 5、 计数译码电路的设计（必做，具体要求见后）； 6、 补充设计题：数字钟设计（选做，具体要求见后）。
三、设计提示（课堂讲解）
1、 举例演示并说明将设计文件变为其默认符号的操作方法及用途； 2、 讲解综合设计的一般思路和方法（模块化的设计）； 3、 讲解复杂系统的仿真分析方法。
2.7.1 四位全加器的设计
1、 设计要求：先用原理图或VHDL/Verilog HDL语言描述一位的全加器fulladd1，并生成
默认符号，然后由四个一位的全加器fulladd1通过级联构成四位的全加器fulladd4。 2、 总体设计文件命名为lianxi271.gdf或fulladd4.gdf。
3、 对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确，并指出该程
序所实现的功能。 4、 参考设计程序（略）
2.7.2 计数译码电路的设计
1、 设计要求：先用原理图法将两片76160通过级联构成模100的计数电路count100.gdf，
然后用VHDL/Verilog HDL语言描述一个bcd码（“0000～1001”）到7段显示的译码电路模块decoder7seg.vhd（或decoder7seg.v），最后用原理图将1片count100和2片decoder7seg总装成0～99计数译码显示电路； 2、 总体设计文件命名为lianxi272.gdf。
3、 对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确，并指出该程
序所实现的功能。 4、 参考设计程序（略）
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重邮移通学院《EDA技术》课程实验内容指导
2.7.3 数字钟设计
1、 设计要求：综合运用原理图法、VHDL/Verilog HDL语言设计一个具有时、分、秒显示
的数字钟电路，且至少具有复位功能，其余功能（如调节时间、毫秒表功能等）自定，显示装置为两个4位的7段数码管（带有段选和位选信号）； 2、 总体设计文件命名为lianxi273.*。
3、 对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确，并指出该程
序所实现的功能。 4、 参考设计程序（略）重庆邮电大学移通学院★电子信息工程系 第 17 页 共 19 页
重邮移通学院《EDA技术》课程实验内容指导
《EDA技术》实验八——上机测试
一、实验目的
1、 熟练运用Maxplus开发工具，进行复杂的逻辑电路设计；
2、 掌握在同一题目中综合运用多种描述方法（原理图和VHDL/Verilog HDL语言），进行典
型的数字逻辑电路设计； 3、 掌握各类设计的仿真分析方法。
二、实验内容及要求
1、从实验1～4中任选一题为模板，对其设计要求进行小的改动，然后加以设计并仿真验证，设计文件名为lianxi281.gdf（或lianxi281.vhd）。
2、从实验5～7中任选一题为模板，对其设计要求进行小的改动，然后加以设计并仿真验证，设计文件名为lianxi282.vhd（或lianxi282.v）。
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