第2-2讲 VHDL语言的基本结构(14)

第2-2讲 VHDL语言的基本结构

2选1多路选择器的VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END one ;