2011考研计算机组成原理
3.3 层次存储器结构
被计算机系统广泛采用的层次结构存储器，为了更简洁地表示速度、容量和单位价格的关系，可以用图3.？的结构来表示。目前，如图所示的结构中，越往上速度越快、访问频度越高、容量越小、单位成本和可靠性越高。
图3.？ 层次存储器结构示意
★ ★ 常考题型及其解法与技巧
题型一
？.如果一个高速缓存系统中，主存的容量为12MB，cache的容量为400KB，则该存储 系统的总容量为___。
（1） 12 MB＋400KB （2） 12MB （3） 400KB （4） 12 MB-400KB
分析： (1) 12 MB＋400KB这个答案是有问题的，正确的答案应该是(2)。
多级结构的存储系统不是各层次孤立工作的，如图3.？所示，三级结构的存储系统，是围绕主存储器来组织的、统一管理和调度的存储器系统，它们既是一个整体，又要遵循系统运行的原理，其中包括包含性原则。由于cache中存放的是主存中某一部分信息的复制品，所以不能认为总容量为2个层次容量的简单相加。
？．存储系统一般由哪三级组成（不计 CPU 内的寄存器级）？请分别简述各层存储器的作用（存放的内容与运行的关系）及对速度、容量的要求。
解： （1） 主存：存放正在CPU运行的程序和数据，速度较快，容量较大；
（2） Cache：存放当前访问频繁的内容，是主存部分内容的复制品。特点是速度最快、容量 较小；
（3） 外存：存放需联机保存但暂不执行的程序和数据。容量很大而速度很慢。
？.在三级结构的存储系统中，包含性原则是保证程序正常运行、实现信息共享、提高系统资源利用率所必需的。但是 存储器中的所有信息不会同时存放在 存储器
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中，更不会同时出现在 存储器中。 解： 虚拟 主 高速缓冲 ？．解释三级结构存储系统
解： 把存储容量不同、访问速度不同和单位成本不同的存储器件，按层次构成多层的存储器，并通过软硬件的统一管理所构成的整体，并使所存储的程序和数据按层次分布在各种存储器件中，这个整体即为三极结构的存储系统。 ★ 常考知识点精讲
3.4 存储芯片的内部组成
静态存储器芯片中，4部分组成。
（1）存储阵列也称存储体，由大量相同的位存储单元阵列构成；
（2）译码器电路，将来自地址总线的信号，翻译成某单元的选通信号； （3）控制电路对存储芯片进行芯片控制、读写控制和输出控制等操作； （4）缓冲电路用于寄存来自CPU的写入数据或从存储体内读出的数据，具有三态控制。 存储芯片的内部组成如图3.？ a所示。
（a） 存储芯片的内部组成 （b） 存储芯片的双译码方式示意
？. 通常大容量存储器采用双译码方式，其优点是可以节省大量的 ，例如10条地图3.? 存储器芯片的内部组成与双译码示意址线，单译码方式它需要 ，而双译码方式仅需要 。 ＝解： 选通线；2101024条；25+25＝64条； 3.5 静态RAM和动态RAM
RAM存储器有静态(SRAM)和动态(DRAM)之分。
动态存储器芯片SRAM与静态存储器芯片DRAM的比较
存储信息 破坏性读出 需要刷新 送行列地址 运行速度 集成度 发热量 存储成本
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SRAM 触发器 非 不要 同时送 快 低 大 高 DRAM 电容 是 需要 分两次送 慢 高 小 低 2011考研计算机组成原理
★★ 常考题型及其解法与技巧 题型一 对术语的理解和基本计算
？. 存储器芯片中采用地址复用技术有什么优点？
解： 一般增加一存储器芯片的字容量时，其所需的地址线也要随之增加，如果采用地址复用技术，将把地址分批送入芯片。这样地址引脚只要增加原来的1/2，从而保证芯片的外部封装体积减小。
？. 主存储器通过地址总线、数据总线、控制总线与计算机的CPU和外围设备连接在一起。地址总线用于选择主存储器的一个存储单元，其位数决定了可以访问的存储单元的最大数目，称为 。数据总线用于在各功能部件之间传送数据，该总线所支持的最高数据吞吐（输入/输出）能力，正比于 与 的乘积。 解： 最大可寻址空间；数据总线的宽度）；总线时钟频率。
？. DRAM存储器的刷新一般有 、 和 三种方式，之所以刷新 是因为 和 。
解： 集中式，分散式，异步式，有电荷泄露、破坏性读出。
分析： DRAM的刷新指将已存信息重新写入一次，所以读后重写也是刷新。 ？. 设某 SRAM 芯片，其存储容量为 16K×8 位，问： 1) 该芯片引出线的最小数目应该是多少？ 2) 计算存储器芯片的地址范围？
分析： 这类计算考生要熟练，特别是第2问，即使不考这样的题，也会在大题中用到。 解： （1）16K=2^14，所以地址线为 14 根，字长 8 位，所以数据线为 8 根，加上芯片允许信号CE，读信号RD（也可用输出允许信号OE，但作用不完全相同），写信号WR，电源线、地线，其引出线 最小数目为 27 根。
（2）存储器芯片的地址范围是：因为2^14＝16K，设起始地址为0000H开始，则结束地址为3FFFH。
题型二 SRAM与DRAM的比较
分析： 下面2题是知识与实践或实际应用有关，也是复习要关注的方面。 ？．静态存储器依靠什么存储信息？动态存储器又依靠什么原理存储信息？试比较它们的优缺点。（5分）
解： （1）静态存储器依靠双稳态电路的两个稳定状态来分别存储0和1。
（2）动态存储器依靠电容上暂存电荷来存储信息，电容上有电荷为1，无电荷为0。集成度高，功耗小，价格较低，速度悄慢，需定时刷新。
（3）前者速度较快，不需动态刷新，但集成度稍低，功耗大，每位价格高，后者集成度高，功耗小，每价格较低，速度稍慢，需定时刷新。
？．动态与静态存储器芯片在特性和使用场合两个方面有哪些区别？ (1) 动态存储器芯片是通过寄生电容存储一个二进制位的信息，为解决漏电会丢失信息的问题需要刷新操作，是破坏性读出，需要回写操作，使读写周期变长，即运行速度慢，它的集成度高，价格便宜，故主要用于实现速度低一些、但容量要求较大的主存储器；
（2）而静态存储器芯片不需要刷新操作，也不是破坏性读出，不需要回写操作，运行速度快，但芯片的集成度低，故价格更高，主要用于实现要求速度更快但容量可以较小的CACHE存储器。
?．术语解释：EEPROM；Flash Memory；固件；
解： EEPROM：电可擦写可编程的ROM，能够用电子的方法擦除其中的内容，不仅比紫外光擦除的EPROM擦除速度快，写入速度也比其快。
Flash Memory：快闪存储器：一种非挥发性存储器，大多数快闪存储器原理与EEPROM类
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似，其浮栅做得更薄，能以更快的速度擦除其中的内容，所以也称快擦存储器。 固件：固化了固定不变的常用软件的硬件。此术语是为区别软件和硬件。
？.如图3.？为4×4的MOS只读存储器，X为字线（输入），O为位线（输出），试分析（1）当X4、X3、X2、X1字线分别为0、1、0、0时，输出Y对应的16进制数据。（2）ROM存放的信息（.16进制表示）。
Y4 Y3 Y2 Y1
图3.？ MOS只读存储器
分析： 当字线X3为1，该行2个MOS管就导通，并使列线Y4、Y1接地；其他MOS管因字线X为低而截止，如同没有，所以此时的Y4、Y3、Y2、Y1输出为0、1、1、0. （1）16进制数6。
（2）自上而下分别为：5、2、6和C。
3.6 主存储器与CPU的连接 连接原理
1．主存储器通过数据总线DB、地址总线AB和控制总线CB与CPU连接； 2．DB的位数与工作频率的乘积正比于数据传输率； 3．AB的位数决定了可寻址的最大内存空间；
4．控制总线 指出总线周期的类型和本次入出操作完成的时刻。 主存储器与CPU的连接如图3.？所示。
图3.？ 主存储器与CPU的连接
构成主存的基本元件是半导体存储器芯片，了解它们的基本原理和相关技术，才能对主存部件进行更有效地组织与设计。
主存通过AB、DB和CB与CPU相连接，由于存储器芯片的规格型号很多，单个存储芯片又很难满足系统容量或数据位的要求，往往需要用多片或不同型号的存储芯片来组织系统的主存，这样的操作称为内存扩展。内存扩展主要有位扩展、字扩展和字位扩展。 1． 位扩展
特点：在增加字长的方向扩展，且各存储芯片同时工作。AB和CB 如果芯片型号相同，则连接都相同。如图3.？为8片存储器芯片的位扩展，注意各芯片DB的连接（不同）。
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?
2． 字扩展
特点：在增加字的数量方向扩展，且各存储芯片分时工作。
CB――连接各片的/CE一定不同，其他控制线（读/写等）相同； DB――各存储芯片数据线连接相同； AB――接片内寻址的地址线都相同（若芯片型号相同）
如图3.？所示，为3片存储器芯片的字扩展，注意他们的/CE连接不同。
图7.18 3片存储芯片的字扩展
?. 已知CPU数据总线为8位，地址总线为16位，请用2K×8位的存储芯片，将存储系统
扩展成6K×8位，并指出需要几块内存芯片。
分析： 显然，由于存储芯片与DB的数据宽度相同，只要进行字容量方向的扩展，即为字扩展。具体连接如图3.？所示。
（1）采用3块相同的存储芯片，总容量即为6KB。
（2）显然各存储芯片的地址、读写控制和数据线接法都相同，差别是CPU的剩余AB中的A11、A12和A13，分别接第1、第2和第3片/CE引脚。
（3）为了确保各2K×8位的芯片分时工作，所以要求剩余的3位高位地址每次仅1位有效（为低）。 （4）接到芯片内部的11位地址，为选中片内某1存储单元，即片内寻址；剩余的3位地址，是选中某1块存储芯片，即片外寻址，CPU送出地址信号后，它们共同完成寻址工作。扩展后的存储系统等效为一块6KB的存储芯片。 3． 字位扩展
特点：将按字长方向扩展的芯片视为1组，并使该组内的芯片同时工作
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