四川理工学院本科生毕业（论文）设计
电源模块 时钟系统 CPLD核心 复位系统 调试测试接口
图3-3 系统框图
3.2.1 电源模块
电源模块工作原理，首先接入220V市电电源，经过变压器降压，然后经桥式整流器并通过滤波电容滤波得到纹波电压较小的直流电压，此电压输入稳压器7805后输出稳定的5V直流电压且纹波电压较小，5V电压输入低压差稳压器（LDO）AMS1117得到3.3V电压即可供系统使用。同时在此系统中增加了USB供电设计，在无外接电源的时候可采用USB供电。
图3-4 电源模块原理图
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3.2.2 时钟模块
系统时钟模块犹如人的心脏汽车的发动机，系统时钟的稳定性决定了系统工作的稳定性，且系统时钟频率越高系统运行速度越快，常用使用晶振有无源和有源，有源晶振具有稳定性高，且频率更高，应用更加简单。在本设计中采用有源晶振进行设计。
图3-5 时钟模块原理图
3.2.3 调试测试接口
程序设计完成需要下载到系统电路板上进行相应的调试，进行系统级的软硬件联合测试，只有通过软硬件联合测试的系统才是完整的系统，集成电路的集成度越来越高，如何进行测试显得极为重要。CPLD系统开发主要用JTAG进行程序的下载及测试。标准的JTAG接口是4线：TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。
图3-6 JTAG测试接口
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3.2.4 复位电路设计
复位就是将微机系统中的硬件逻辑恢复到一个初始的确定状态，复位是现代智能电子系统中不可缺少的组成部分，其与时钟系统具有同等重要的地位。因此在电子系统设计中系统复位必须合理的考虑和设计。CPLD的复位采用低电平复位。
图3-7 复位电路
3.3 设计工具及开发流程
进行基于VHDL语言的系统设计，主要需要掌握相关电子基础知识，具备一定程序设计基础，熟练应用基于Windows平台的开发软件。在本设计中主要应用Max+Plus II开发软件，以VHDL语言进行程序设计，通过Max+Plus II完成编译及仿真验证。
原理图/VHDL文本编辑 综合 FPGA/CPLD 器件和电路系统 FPGA/CPLD适配 时序与功能 门级仿真 FPGA/CPLD 编程下载
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第4章 程序模块设计及仿真
4.1 程序设计与仿真
本设计完成12位信息加5位CRC校验码发送、接收，由两个模块构成CRC校验生成模块(发送)和CRC校验检错模块(接收)，其中CRC生成多项式采用
x5?x4?x2?1，二进制表示为110101。输入、输出都为并行的CRC校验生成方
式。
程序模块设计端口数据定义:
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data CRC校验生成模块 coded_data load send clk coded_data CRC校验校验模块 error1 decode_data datafini reception clk
图4-1 CRC编解码模块框图
data：12位的待发送信息； clk：时钟信号； load：data的装载信号； error1：误码警告信号 ； datafini：数据接收校验完成；
send、reception：生成、检错模块的握手信号，协调相互之间关系； decode_data：接收模块(检错模块)接收的12位有效信息数据；
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