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ELSE
q<=0; --a=0，输出一个波形周期的低电平。
4.7输出波形选择模块
波形选择模块是一个设计位6选1的数据选择器，其中sel为波形数据选择端口，d0～d5为8位二进制输入端口，q为8位二进制输出端口。该模块可以根据外部开关的状态选择相应的波形输出。其选择VHDL程序如下： CASE sel IS
WHEN\递增波形输出，十进制0 WHEN\递减波形输出，十进制1 WHEN\三角波形输出，十进制2 WHEN\阶梯波形输出，十进制3 WHEN\正弦波形输出，十进制4 WHEN\方波输出，十进制5 WHEN OTHERS=>NULL;
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第5章 系统的编译与调试
5.1系统联调与测试分析
通过以上各个模块的细化和分析，最终在Max+plusⅡ中完成了整个系统的联合调试，并通过示波器读输出信号的波形符合设计的要求。调试整个系统了原理图如下图所示：
5.2 编译
(1)选择目标器件
Assion---Device---Device Family---EPF10K10LC84-4---OK
(2)启动编译器
Max+PlusII---Compiler---Start
将以上模块分别编译通过，并将它们全部保存到自己所建的工程文件夹:wang中。
5.3 引脚锁定
(1)确定设计实体输入输出端口与目标芯片引脚的对应关系
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乐山职业技术学院毕业设计 端口分类 端口名称 Clk Reset GW48-CK 时钟 键1 键2 键3 键4 数码管4 数码管3 结构图上信号 CLOCK0 PIO0 PIO1 PIO2 PIO3 PIO31～28 PIO27～24 芯片引脚号 2 5 6 7 8 53～50 49～47、39 输入 端口 Sel0 Sel1 Sel2 输出 端口 q[7..4] q[3..0] 目标芯片:EPF10K10CL84-4 模式:NO.5 (2) 引脚锁定
Assign---Pin Location chip---Node nam栏中输入端口名---输入引脚号---Add，最后按OK键。再按Compiler编译一次。 引脚锁定图如下：
5.4编程下载
1．用下载电缆把计算机的并口与目标板（实验开发系统），连接好并打开电源。
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2将已经完成好的顶层原理图设一次当前工程，然后将其在Max+plusⅡ--Compilerz下
编译一次，将引脚锁定图在Max+plusⅡ--FloorplanEditor中打开，再编译一次。 3．Max+plusⅡ--Programmer--Option--Hardware Setup---ByteBlaster(编程方式
为)---Configute，双击Enter键，进行硬件验证。
5.5硬件验证
下载完成后在GW48-CK实验箱上选择模式5，把示波器连接到实验箱上，并在实验箱上选择适当的时钟频率（以示波器上显示的波形清晰为标准，我选择的事730Khz，但是在阶梯波输出的时候需要调小一些）。准备工作完成后按下实验箱的键1即复位键，健2、键3、键4组合为波形选择键，组合键的键值与对应波形关系如下表：
键4值 键3值 键2值 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1
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对应产生的波形 递增斜波 递减斜波 三角波 阶梯波 正弦波 方波 乐山职业技术学院毕业设计
第6章 结论
应用EDA技术用FPGA完成波形发生器，通过选择波形的按钮，实现6种波形的互相转换。利用示波器可以验证波形发生器与原定的设计的理论是相一致。
用FPGA完成波形发生器的方法与传统的方法相比较，硬件结构是相当简单的。大大减小了它的体积和重量。可以节去传统的烦琐的硬件设计和硬件组合。易于使用，按下选择波形的选择按钮，即可选出你所需的波形。
PFGA里面有的是有待连接的逻辑门、D触发器等器件，它的外围还要有EEPROM、SDRAM、FLASH与之相配合才可以正常工作，这一点可能会广泛应用FPGA来比较麻烦。随着技术的发展，如果把EEPROM、SDRAM、FLASH都集成要在FPGA中去，组成它的最小系统，这样的话将会，节去芯片外的线路设计，会得到更加广泛地的应用。
应用EDA技术完成波形发生器的设计，设计简单。 可以看到利用EDA技术完成一个电子设计，可以节省我们开发时间，从而提高大大地了我们的效率。采用新技术就是为了提高效率，快速完成设计任务。我们做一个项目时，所在追求的也是快且高效率。不断地去快速掌握并能快速地应用新技术是我们做技术的人的基本素质。我们要注重自己在这方面的能力。当然我们不能废弃我们基本的东西—--学科基础，全面发展自己，这需要我不断去追求。
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