行到译码结束执行开始的时候，程序将中止。
·实验总结
通过本次试验，由于是第一次接触DLX模拟器，该试验能够帮助我对这个模拟器大致的功能及使用做个大致的了解。对于日后的实验打下好的基础。
我觉得WinDLX模拟器小而精悍，它有不同颜色的标记， 不同寄存器及存储器的反映。通过使用它，可以对5步流水的过程及不同阶段很清楚明白的看到。也可以看到不同指令分析走到了哪一步，到了哪一步流水段。
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实验二 指令流水线相关性分析
·实验目的
通过使用WINDLX模拟器，对程序中的三种相关现象进行观察，并对使用专用通路，增加运算部件等技术对性能的影响进行考察，加深对流水线和RISC处理器的特点的理解。
·实验环境
Windows XP操作系统 WinDLX模拟器
·实验步骤
1.观察程序中出现的数据/控制/结构相关。指出程序中出现上述现象的指令组合。
2.考察增加浮点运算部件对性能的影响。 3.考察增加forward部件对性能的影响。
4.观察转移指令在转移成功和转移不成功时候的流水线开销。
·实验过程
在开始模拟之前，至少应装入一个程序到主存，按照下述步骤，将fact.s和input.s加载至WinDLX中。
加在完后点击Code后可以看到如下图所示。证明加载成功，即可进行以下实验。
1. 观察程序中出现的数据/控制/结构相关；指出程序中出现上述现象的指令组
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合。
1） 数据相关
如下图所示，在Clock Cycle Diagram窗口所想是的时空图中和Pipeline窗口中的流图中，第一次出现了R-Stall。
接下来可以点击上图中的橘色窗口，则屏幕显示
lbu r3,0×0(r2)
要在WB周期写回r3中的数据；而下一条指令
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seqi r5,r3,0×a
要在intEX周期中读取r3中的数据。
上述过程发生了WR冲突，即写读相关。为了避免此类冲突， seq r5,r4,0×a的intEX指令延迟了一个周期进行。 由此，相关指令为：
2） 控制相关
由上图可以看出，在第4时钟周期：第一条指令处于MEM段；第二条命令处于intEX段；第三条指令出于aborted状态；第四条命令处于IF段。 原因分析：jal InputUnsigned是无条件分支指令，但当第三个周期开始的时候，也就是jal这条指令被译码后才知道。此时，movi2fp已经执行，且将要执行的下一条命令在另外一个地址处，所以这条指令不会执行，这个时候就会发生控制相关。由此，发生控制相关的指令为：
3） 结构相关
首先，我们先来看一下执行过控制相关的时空图和Pipeline，如下图。
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当我们点击Pipeline中IF所对应的框框可以看到详细的该指令执行情况，如下图：
上图表明了addi r2,r2,0×1的详细信息。该指令与它前一条指令add r1,r1,r3发生了结构相关。并且由于此处的冲突，需要暂停2个周期。在ID段暂停后，则开始进图intEX段。所以这条指令（addi r2,r2,0×1）你不能进入ID流水段，译码部分占用，发生了结构相关。该部分的指令为：
2. 考察增加浮点运算部件对性能的影响。 该实验取N=6 首先通过
，点击Floating Point Stage Configuration来设置浮点
运算部件的配置。由于实验手册上面要求Delay=4，所以我们将Delay这一栏改成4，而Count可以任意，为了对比，我们第一次浮点运算部件取全部为2，第二次浮点运算部件取全部为3。如下图所示：
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