报告
Build报告 布局报告
资源使用情况；各分区的资源利用率；
布线报告 TRACE报告 Bitgen报告
PlanAhead流程
Open the Netlist Design
Open Synthesized Design
定义可重构实例
1设置一个分区是可重构的 2 3 4 5
添加可重构模块到工程中
Add a Reconfigurable Module to a Reconfigurable Partition 也可以添加黑匣子
使用Add Reconfigurable Module命令，但是选择添加黑匣子选项。 定义PR区域
Set Pblock Size设置物理区域大小。 应用Reset After Reconfiguration属性
如果Static和RM是从其他配置导入的，那么就不能promoted。
创建比特文件
? fff.bit
? fff_reconfig_blue_blue_fast_partial.bit ? fff_reconfig_red_red_fast_partial.bit ? fff_reconfig_green_green_fast_partial.bit
命令行脚本 配置
? Base regions in 7 series FPGAs are 50 CLBs high by 1 CLB wide. ? Base regions in Virtex-6 FPGAs are 40 CLBs high by 1 CLB wide. ? Base regions in Virtex-5 FPGAs are 20 CLBs high by 1 CLB wide. ? Base regions in Virtex-4 FPGAs are 16 CLBs high by 1 CLB wide.
局限性
No Spartan ? device families are supported by Partial Reconfiguration software