工程名 器件名字 生成了空的工程框2、建立Verilog源文件。
①选中器件名字，点击鼠标右键，弹出一个快捷菜单。
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选中器件名字，点击鼠标右键 选中New Source
②选中“New Source”，进入新建源文件向导对话框，输入文件名。
IP生成向导 原理图文件 0 0 0 0 0 0 0 0 0 0 用户文档文件 Verilog模块模板文件 Verilog测试平台模板文件 VHDL模块模板文件 VHDL库模板文件 VHDL包模板文件 VHDL测试平台模板文件 片上系统设计向导
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选择VHDL Module 0 0 输入”experiment”作为VHDL模块的名字 点击“Next”按钮 ③点击“Next”后，进入定义模块对话框，进行端口指定。
指定端口名 指定端口方向 指定位宽 0 点击“Next”
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④点击“Next”后，进入概要对话框。
点击“Finish” ⑤点击“Finish”后，回到ISE主界面。
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生成的experiment1.v文件 添加代码到experiment1.v文件中 ⑥输入源程序代码： module experiment1( output [7:0] ld, input [2:0] sw );
assign ld[0]=~sw[2]&~sw[1]&~sw[0]; assign ld[1]=~sw[2]&~sw[1]& sw[0]; assign ld[2]=~sw[2]& sw[1]&~sw[0]; assign ld[3]=~sw[2]& sw[1]& sw[0]; assign ld[4]= sw[2]&~sw[1]&~sw[0]; assign ld[5]= sw[2]&~sw[1]& sw[0]; assign ld[6]= sw[2]& sw[1]&~sw[0]; assign ld[7]= sw[2]& sw[1]& sw[0]; endmodule 3、综合。
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