选中器件名字，点击鼠标右键 选中New Source
②选中“New Source”，进入新建源文件向导对话框，输入约束文件名。
选中实现约束文件 输入约束文件名 点击“Next”按钮
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③点击“Next”后，进入概要对话框。
点击“Finish”按钮 ④点击“Finish”后，回到ISE主界面，编辑约束文件。
⑤输入约束文件代码 NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \
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NET \6、实现
选中experiment1.v文件 双击进行实现 7、生成编程文件
选中experiment1.v文件 双击生成编程文件 8、下载
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①将Basys 2开发板右上角的Mode左边两个引脚（PC）用跳帽短接（JTAG模式）。 ②将Basys 2开发板左下角的Power开关打开。
③打开Digilent Adept下载软件，浏览选中编程文件，并进行下载。
浏览选中下载文件 编程下载 9、功能测试 五、实验步骤
1、新建一个工程，命名为vote5.xise。
2、新建一个Verilog源文件，命名为vote5.v,编写源文件。 3、综合
4、新建一个测试文件，命名为test.v，编写测试文件进行波形仿真。 5、新建一个约束文件，命名为vote.ucf。 6、实现
7、生成编程文件 8、下载 9、功能测试
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六、实验报告要求 1.写出设计思想及框图
2.简述设计步骤和调试过程。包括总体电路设计、相应模块设计，以及在ISE上完成的设计和仿真。相关文档包括：Verilog HDL语言的源代码（程序要有详细的注释和功能说明）、引脚分配的约束文件、验证设计功能等设计的所有文档与调试的结果。
3.写出结论及心得体会。
4.按照实验报告模板，撰写实验报告。实验报告各项内容都要填好，不能空缺。源代码和图可以打印，其它内容手写。 说明：
1、模仿3/8译码器的操作，写出下列五人表决器的VHDL程序并对其进行仿真和下载测试。
2、按照实验报告模板完成实验报告 具体包括： ①实验目的
②实验内容及基本原理
③主要实验设备型号及技术指标（计算机，Basys 2开发板，ISE开发环境）。 ④实验方案与测试记录（实验方案包括进行实验的硬件电路、Verilog程序、操作步骤，测试记录包括实验过程中测得的主要数据和现象） ⑤实验结果分析(分析实验过程中获得的数据、仿真波形、现象或问题的正确性和必然性，分析产生不正确结果的原因和处理方法)。
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