FPGA实验指导书
实验三 计数器
实验目的
设计并实现计数器
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、预习多路选择器与计数器的原理与结构。
2、书写预习报告，必须有完整的VHDL设计程序及实验步骤。
实验原理
1设计一个电路，实现“1”的计数器，它可以计算输入矢量中’1’的个数，见下表3.1。编写VHDL代码，综合后对齐仿真。
表3.1 计数器功能描述表
实验内容
1、启动Xilinx ISE建立一个空白工程，然后命名。
2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。打印源程序。 3、利用RTL Viewer工具，生成查看RTL图。打印RTL图。
4、新建仿真波形文件，选择FPGA器件型号，分配FPGA引脚。对各模块设计进行功能仿真与时序仿真，验证设计结果。打印波形文件。打印功能仿真与时序仿真结果。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 6、利用Digilent Adept 编程调试工具，下载至AnvylTM系统，调试成功。照片记录调试结果。
问题与习题
实现“1”的计数器的其他设计方案？
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实验四 触发器
实验目的
学习触发器的设计、分析和测试方法。
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、了解触发器电路设计的原理与方法。
2、提前预习，编写好主模块的VHDL程序。
实验原理
1、维持—阻塞型J-K触发器 (上升沿触发)
nn?1特征方程: Q?JQ?KQn表4.1 J-K触发器真值表
1、 边沿D触发器\\
特征方程：
表4.2 D触发器功能表
实验内容
1、启动Xilinx ISE建立一个空白工程，然后命名。
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2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。打印源程序。 3、利用RTL Viewer工具，生成查看RTL图。打印RTL图。
4、新建仿真波形文件，选择FPGA器件型号，分配FPGA引脚。对各模块设计进行功能仿真与时序仿真，验证设计结果。打印波形文件。打印功能仿真与时序仿真结果。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 6、利用Digilent Adept 编程调试工具，下载至AnvylTM系统，调试成功。照片记录调试结果。
习题与问答
带异步复位端的D触发器。当输入时钟信号发生变化时（上升沿或下降沿）时，输出信号q值将与当前的输入信号值相同。下面给出多个实现方案，试确定它们是否可以按要求实现电路，并作出简要解释。
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实验五 编码器
实验目的
设计并实现一个8线-3线优先编码器
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、预习优先编码器的原理与结构。
2、书写预习报告，必须有完整的VHDL设计程序及实验步骤。
实验原理
常用的编码器分为普通编码器和优先编码器，常用的编码器包括4-2编码器、8-3编码器、16-4编码器。
实验要求利用VHDL程序实现8-3优先编码器的功能，其真值表如下表5.1所示。
图5.1 8-3优先编码器
表5.1 8-3优先编码器真值表 输入 1 0 0 0 0 0 0 0 0 0 X 1 X X X X X X X 0 X 1 X X X X X X 0 1 X 1 X X X X X 0 1 1 X 1 X X X X 0 1 1 1 X 1 X X X 0 1 1 1 1 X 1 X X 0 1 1 1 1 1 X 1 X 0 1 1 1 1 1 1 X 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 输出 1 1 0 1 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 EIN 0N 1N 2N 3N 4N 5N 6N 7N A2N A1N A0N GSN EON 实现“优先编码器”的逻辑优先性只能用“if/else”(顺序描述)和“when/else” (并行描述)的结构。
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