FPGA实验指导书
实验内容
1、启动Xilinx ISE建立一个空白工程，然后命名。
2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。打印源程序。 3、利用RTL Viewer工具，生成查看RTL图。打印RTL图。
4、新建仿真波形文件，选择FPGA器件型号，分配FPGA引脚。对各模块设计进行功能仿真与时序仿真，验证设计结果。打印波形文件。打印功能仿真与时序仿真结果。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 6、利用Digilent Adept 编程调试工具，下载至AnvylTM系统，调试成功。照片记录调试结果。
问题与习题
对于优先级编码器的设计，是如何控制其优先顺序的？
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FPGA实验指导书
实验六 译码器
实验目的
设计并实现一个输入为m位，输出为n位的通用译码器电路
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、预习译码器的原理与结构。
2、书写预习报告，必须有完整的VHDL设计程序及实验步骤。
实验原理
输入为m位，输出为n位的通用译码器电路。电路有两个输入端口（分别为sel数据输入和ena使能信号）和一个输出端口（x）,其电路原理如下图6.2。
图6.2 m-n位的通用译码器电路原理图
实验内容
1、启动Xilinx ISE建立一个空白工程，然后命名。
2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。打印源程序。 3、利用RTL Viewer工具，生成查看RTL图。打印RTL图。
4、新建仿真波形文件，选择FPGA器件型号，分配FPGA引脚。对各模块设计进行功能仿真与时序仿真，验证设计结果。打印波形文件。打印功能仿真与时序仿真结果。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 6、利用Digilent Adept 编程调试工具，下载至AnvylTM系统，调试成功。照片记录调试结果。
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FPGA实验指导书
问题与习题
实现3-8译码器和2-4译码器的其他设计方案？
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实验七 分频器
实验目的
学习数控分频器的设计、分析和测试方法。
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、了解数控分频器原理与方法。
2、提前预习，编写好主模块的VHDL程序。
3、 阅读“VHDL数字电路设计教程 (巴西)Volner A.Pedroni”材料P111-112，例7.5 分频器。思考基于信号计数和基于变量计数的设置方法，实现同样功能的分频器有什么差异。
实验原理
数控分频器的功能就是当输入端输入不同的数据时，产生不同的分频比，从而产生不同的频率值，用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
请设计一个对时钟进行6分频的VHDL电路。原理图如图7.1。
图7.1 分频器原理图
实验内容
1、启动Xilinx ISE建立一个空白工程，然后命名。
2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。打印源程序。 3、利用RTL Viewer工具，生成查看RTL图。打印RTL图。
4、新建仿真波形文件，选择FPGA器件型号，分配FPGA引脚。对各模块设计进行功能仿真与时序仿真，验证设计结果。打印波形文件。打印功能仿真与时序仿真结果。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 6、利用Digilent Adept 编程调试工具，下载至AnvylTM系统，调试成功。照片记录调试结果。
习题与问答
1、分析输入频率、输入端数据、计数器进制、输出频率之间的关系。 2、如何实现不同占空比的频率输出。 3、编一个16分频的程序，并实验仿真。
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FPGA实验指导书
实验八 加法器
实验目的
1、熟悉和掌握Xilinx ISE的元件(component)的设计、声明和调用方法。 2、理解实例化元件中声明的两种方法。
3、学习1位二进制全加器的设计、分析和测试方法。
实验器材
Digilent Anvyl FPGA 平台、Xilinx ISE Design Suite 13.4（ FPGA 开发工具）、Digilent Adept 编程调试工具
实验预习
1、了解1位二进制全加器原理与方法。 2、掌握元件实例化的方法。
3、提前预习，编写实现全加器调用的半加器和或元件的程序。
实验原理
1、要实现全加器，需要调用半加器和或元件，应先分别写出半加器和或元件的VHDL程序。
图8.1 1位二进制全加器的原理图（RTL图）
（1）或门逻辑描述 （2）半加器设计描述
半加器：即只有两个加数相加，而无进位标志一起相加的加法运算。
表8.1 半加器真值表
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