A. 同步时序描述状态转移的always模块是一种程序化的描述结构。
B. 无论具体到何种FSM设计，在同步时序描述状态转移的always模块都可以定义两个状态寄存器“cs”和“ns”，分别代表当前当前状态和下一个状态。
C. 同步时序描述状态转移的always模块的赋值要采用非阻塞赋值“<=”。
D. 组合逻辑判断状态转移条件的always模块中，always的敏感列表必须有当前状态“cs”，复位信号和输入条件。
109. 下列关于Verilog HDL语言中三段式状态机的说法错误
的是（ B ）。
A.
三段式描述方法与两段式描述方法相比，关键在于使用同步时序逻辑寄存FSM的输出。 B.
在三段式FSM描述方法中判断状态转移的always模块的case语句判断的是下一状态“ns”。 C.
在三段式FSM描述方法中同步时序FSM输出的always模块的case语句判断的条件是下一个状态“ns”。 D.
三段式描述方法与两段式描述相比，虽然代码结构复杂了但是消除了组合逻辑输出的不稳定与毛刺的隐患。
110. 下面关于有限状态机写法的描述中,错误的是(D )。
A.
有限状态机的写法分为一段式，二段式和三段式； B.
两段式以比一段式编码合理，是因为两段式编码将同步时序和组合逻辑分别放到不同的always块中实现。便于阅读、理解和利于综合器优化代码，添加合适的时序约束条件，利于布局布线器实现设计。 C.
三段式与两段式相比，关键在于可以在不
插入额外时钟节拍的前提下，实现了寄存器输出。 D.
在一般两段式描述中，为了便于描述当前状态的输出，设计者习惯将当前状态的输出用组合逻辑实现。这样就可以消除产生毛刺的可能性，而且利于约束实现高性能的设计。
111. 下列关于Verilog HDL语言中Johnson计数器的说法错
误的是（ C ）。
A.
所谓Johnson计数器，其实就是复杂点的流水灯实验，只不过加入了按键控制流水灯的方向。 B.
在设计Johnson计数器时要进行按键消抖。 C.
Johnson计数器的特点是每次状态变化时不仅有一个触发器改变状态。===(只有一个变) D.
译码电路简单,译码时不存在竞争冒险现象。
112. 下列关于Verilog HDL语言中Johnson计数器的说法错
误的是（ A ）。
A.
Johnson计数器是把n位移位寄存器的串行输出取反，反馈到串行输入端，构成具有n种状态的计数器。 B.
如果当前计数值的最高位为1，则执行最低位补0的左移操作。 C.
如果当前计数值的最高位为0，则执行最低位补1的左移操作。 D.
以3位John计数器为例，其计数顺序依次为：
000->001->011->111->110->100->000->?
113. 下列关于Verilog HDL语言中Gray码计数器的说法错误
的是（ B ）。
A.
Gary码计效器的特点是每来一个时钟脉
冲，只有一个输出位的状态发生变化。 B.
Gary码计效器采用组合译码电路可以容易地对Gary码计数的输出信号进行译码，但是也容易出现险态。 C. Gary码计效器广泛用于产生系统时钟。 D.
Gary码计效器计数时相邻的数之间只有一个bit发生了变化。
114. Gray码计数器在计数时，当前的状态是0011，则下一
个状态是（ A ）。
A. 0010 B. 0001 C. 0011 D.
0110
115. 通用移位寄存器的Verilog HDL程序如下：
module ShiftReg(D,Clock,Z); input D,Clock; output Z;
parameter NUM_REG=8; reg[1:NUM_REG] Q; integer p;
always@(posedge Clock) begin for(p=1;p Q[1]=D; end assign #5 Z=Q[NUM_REG]; endmodule 则在空白处，应填入的内容是（ A ）。 A. Q[p+1]=Q[p]; B. Q[p]=Q[p+1]; C. Q[p+1]=Q[ NUM_REG]; D. Q[p]=Q[NUM_REG]; 116. 下列关于Verilog HDL语言中通用寄存器的说法错误的 是（ C ）。 A. 通用移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。 B. 通用移位寄存器只需要改变左、右移的控制信号便可以实现双向移位要求。 C. 通用移位寄存器可用于数据转换，但只能把串行数据转换为并行数据。 D. 通用移位寄存器应用很广，可构成移位寄存器型计数器。 117. 下列关于桶型移位寄存器的说法错误的是（ B ）。 A. 桶型移位寄存器用在数字信号处理器中，通过对数据通道输入和输出的换算来避免溢出问题。 B. 换算是通过将一个数据字的指定位向左移或右移来完成的。 C. 向右移一位等于这个数据字除以2的一次幂，向左移一位等于这个数据字乘以2的一次幂。 D. 数据字向右移可防止由算法操作产生的溢出，右移后再将多得到的结果左移。 118. 桶型移位寄存器模块如下： module barrel_shifter (Data_out, Data_in, load ,clock, reset); output [7:0] Data_out; input [7:0] Data_in; input load, clock, reset; reg [7:0] Data_out; always @ (posedge reset or posedge clock) begin if(reset == 1' b1) Data_out <= 8'b0; else if( load == 1' b1) Data_out<= Data_in; else Data_out<={Data_out[6:0], Data_out[7]}; end endmodule 则移位寄存器的移位方向是（ A ）。 A. 左移 B. 右移 C. 不确定 D. 未移动 119. 下列关于基于仿真的验证说法错误的是（ C ）。 A. 基于仿真的验证方法在ASIC工业中被广泛应用。 B. 基于仿真的验证的目的是来检验RTL模型与门级网表之间在功能上仿真是否相一致。 C. RTL模型与逻辑门级模型不可同时进行仿真。 D. 电路的RTL模型与门级模型之间存在一些仿真不一致的潜在诱因。 120. 下列原因中不导致电路的RTL模型与门级模型之间仿 真不一致的是（ D ）。 A. 电路的门级模型使用的是标准单元，存在工艺传播延时，而RTL模型中则不存在延迟。 B. 在时序状态机中，建模方法中存在软竞争条件。 C. 带有锁存器的电路的建模方法。 D. RTL模型与门级模型不可以同时进行仿真。 121. 下列关于形式化验证的说法错误的是（ A ）。 A. 形式化验证需要测试平台和测试矢量。 B. 形式化验证在理论上可以对设计进行覆盖率100%的快速验证。 C. 形式化验证方法有：理论证明技术、形式模型检查、形式相等性检查。 D. 目前常用的形式验证方法是相等性检查和属性检查。 122. 下列关于形式化验证的说法错误的是（ C ）。 A. 形式化验证基于分析技术，来证明系统的实现满足它的规范要求。 B. 形式化验证的应用场合比较广泛，现正逐步应用在硬件的验证中。 C. 在形式化验证中，对有的输入，设计的行为可以和规范要求不一致。 D. 形式化验证中，根据证明过程不同提出了不同的形式技术，如二进制决策图和可满足性方法等。 123. 下面语句中，信号a会被综合成的是（ B ）。 reg [5:0] a; always @(posedge clk) if (ss>10) a <= 20; else if (ss > 15) a <= 30; A. 寄存器 B. 锁存器 C. 连线资源 D. 其他 124. 程序段1： parameter d=50; reg[7:0] r; begin #d r = ' h35; #d r = ' hE2; #d r = ' h00; #d r = ' hF7; #d ->end_wave; //触发事件 end_wave end 程序段2： reg[7:0] r; fork #50 r = ' h35; #100 r = ' hE2; #150 r = ' h00; #200 r = ' hF7; #250 ->end_wave; //触发事件 end_wave Join 这两个程序段的作用和产生的波形是（ A ）。 A. 完全一样 B. 完全不一样 C. 不完全一样 D. 无法判断 125. 下列语句产生的时钟周期为10个时间单位的是 （ A ）??????。 A. （A）always #5 clk = ~clk; B. （B）always 5 clk = ~clk; C. （C）always #10 clk = ~clk; D. （D）always 10 clk = ~clk; 126. 关于Verilog HDL语言中并行块的下列说法，错误的是 （ A ）。 A. 延迟时间是用来给判断语句提供执行时序的。 B. 块内语句是同时执行的，即程序流程控制一进入到该并行块，块内语句则开始同时并行地执行。 C. 块内每条语句的延迟时间是相对于程序流程控制进入到块内的仿真时间的。 D. 当按时间时序排序在最后面的语句执行完后，或一个disable语句执行时，程序流程控制跳出该程序块。 127. 下列关于后综合定时验证的说法错误的是（ C ）。 A. 定时验证利用器件的模型和电路互连关系来分析电路的时序，判断在实际设计中是否能达到硬件定时约束条件和输入输出定时特性的要求。 B. 定时验证必须考虑到逻辑门的传播延时，门之间的互连，时钟的不对称，输入输出定时裕度和器件约束条件。 C. 静态定时分析和动态定时分析在处理冒险和运行所需的资源上完全相同。 D. 动态定时分析不能分析一百万以上个门的电路。 128. 下列关于静态定时分析和动态定时分析的说法错误的 是（ A ）。 A. 动态定时分析可以分析一百万以上个门的电路，而静态定时分析则不同，它受激励模块的限制，应用范围较小。 B. 动态定时分析和静态定时分析在处理冒险和运行所需的资源上有所不同。 C. 动态定时分析需要测试向量，而静态定时分析则不需要测试向量。 D. 动态定时分析内存使用量大，静态定时分析内存使用量较小。 129. 现有一款FPGA，其可运行的最大时钟频率为50MHZ， 则下列周期的时钟源可用的是（ A ）。 A. 时钟源一，周期为0.03us B. 时钟源二，周期为0.02ns C. 时钟源三，周期为0.2ns D. 时钟源四，周期为0.1ns 130. 过程语句“$period( posedge clk_a,25);”，如果clk_a的 周期为30个时间单位，则任务$period能否检测到定时违反行为（ A ）。 A. 不能 B. 能 C. 不确定 D. 任务用法错误，无法调用 131. 下列关于Verilog HDL定时验证中时钟建立时间说法错 误的是（ D ）。 A. 如果在时钟边沿前后输入端的数据不能 在足够的时间内保持稳定，则边沿触发的触发器就不能正常工作。 B. 建立时间是存储单元工作的逻辑级约束条件。 C. 如果违反了存储单元的建立时间约束，存储单元的不确定行为将导致系统错误。 D. 实际电路中，在触发器的时钟有效沿之前，对数据稳定性无要求。 132. 检测违反器件设备建立时间的系统任务是： $setup(data_event, reference_event, limit),则下列说法错误的是（ A ）。 A. 当data_event发生在reference_event相关的制定时间limit外时，违反建立时间的行为就会发生。 B. 违反建立时间的原因是由于通路的延时相对于时钟周期比较长的缘故。 C. 为了消除违反建立时间行为的发生，需要将后到达的数据所引起的延时缩减，或者必须延长时钟周期。 D. 在实际电路中，在触发器的时钟有效沿之前，数据必须保持稳定。 133. 下列关于Verilog HDL中定时验证的时钟保持时间说法 错误的是（ B ）。 A. 为了使触发器能正确工作，触发器输入端的数据必须在时钟有效沿之后足够长的时间内保持稳定。 B. 如果触发器的数据通道过短，即在通路起始端的触发器输出端的数据变化传播到通路末端的触发器输入端的速度太慢，将导致违反保持时间约束的情况发生。 C. 通过组合逻辑的短通路将由综合工具自动延长，可以减缓传播速度并达到定时要求。 D. 设计中最理想的情况是信号在通路中的 传播既不快也不慢，不必要的快速通路浪费硅片面积。 134. 检测违反器件设备保持时间的系统任务是： $hold( reference_event, data_event, limit)，则下列说法错误的是（ D）。 A. 当data_event在与reference_event相关的制定时间limit内发生时，将会发生违反保持时间的行为。 B. 语句“$hold( posedge sys_clk, sig, 5)”，如果在sys_clk信号上升沿后的5个时间单位内，sig信号发生了变化，则任务会报告违反定时的行为。 C. 在时钟有效沿之后的保持时间间隔内，触发器的数据必须保持稳定。 D. 设计中最理想的情况是信号在通路中的传播速度越快越好。 135. 下列关于Verilog HDL中定时验证的时钟输出延时说法 错误的是（ C ）。 A. 时钟输出延时是指从时钟定义点到不同触发器时钟引脚的延时差。 B. 在布局布线阶段通常会指定少许的时钟输出延时，保证电路健壮性。 C. 时钟输出延时是由于触发器的时钟路径相同造成的。 D. 在系统性能中时钟输出延时是一重要问题。 136. 检测违反器件设备时钟输出延时的系统任务是： $skew( reference_event, data_event, limit)，则下列说法错误的是（ C ）。 A. 如果reference_event和data_event之间的间隔比limit大，则工具将报告违反信号时滞的行为发生了。 B. 时钟输出延时是由不均匀时钟树和衰减的建立和保持定时裕度所引起的。