C. 语句“$skew( posedge clk1, negedge clk2, 3)”，如果clk1的上升沿和clk2的下降沿之间的间隔小于3，则任务$skew会检测到一个违反时滞条件的行为。
C.
经过时序逻辑进行传输，出现在外部引脚上时所需的时间。
由于CPLD的布线矩阵长度固定，所以引脚到引脚的延时也用来标志CPLD的速度等级。 D.
在进行时序分析时需要考虑引脚到引脚延时。
139. 在仿真过程中，下列不属于完成定时验证内置系统任
务功能的是（ B ）。
A. B. C. D.
自动显示仿真动作 检测Verilog HDL语法错误 检测违反定时行为 报告违反定时行为
D. 时钟输出延时影响系统的性能。
137. 下列关于引脚到引脚延时的说法正确的是（ A ）。
A.
引脚到引脚的延时指的是信号从输入管脚进来，经过纯组合逻辑，到达输出管脚的延时。 B.
引脚到引脚延时是指输入引脚处的信号经过时序逻辑进行传输，出现在外部引脚上时所需的时间。 C.
由于CPLD的布线矩阵长度不固定，所以引脚到引脚的延时不能用来标志CPLD的速度等级。 D.
在进行时序分析时不需要考虑引脚到引脚延时。
138. 下列关于引脚到引脚延时的说法错误的是（ B ）。
A.
引脚到引脚的延时指的是信号从输入管脚进来，经过纯组合逻辑，到达输出管脚的延时。 B.
FPGA开发工具
一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：
1. 2. 3. 4. 5. 6. 7. 8. 9.
在ISE的原理图输入模式下，可以同时使用软宏和相关布局宏。 在ISE的原理图输入模式下所使用的宏可以用于综合。 在ISE的原理图输入模式下不可以调用核生成器工具。
引脚到引脚延时是指输入引脚处的信号
140. 下列Verilog HDL定时验证内置系统任务用法错误的是
（ A ）。
A. B. C. D.
$recovery( reference_event, limit) $setup(data_event, reference_event, limit) $width( reference_event , limit) $period( reference_event, limit)
（T ）
（F ） （ F）
verilog和VHDL语言都是硬件描述语言，其中Verilog是IEEE标准。 综合时，HDL代码的行为信息会被转化为结构网表文件。 Isimulator的默认仿真时间为1us。
（ F） （ T）
（T）
DCM模块包含DLL，数字移相器和数字频率合成器三个模块。 片内块状存储器BlockRAM的配置和使用
（T）
（F ?）
使用Core Generator配置的乘加器是是不需要许可证的。 （F ）
10. 11. 12. 13. 14. 15.
在完成HDL代码后，综合的目的是为了产生netlist网表文件。 使用Floorplaner可以很容易的观察到FPGA的设计布局。
（ T） （T ）
可以使用FPGA Editor在自动布局布线之前对关键性的元件进行布局布线。 （ T） 适当的使用全局时钟约束可以提高系统的性能。
（T ）
iMPACT可以支持并行电缆IV，平台电缆USB，但是不支持MultiPRO电缆。 （F ） ILA核的触发端口不能级联使用以增加触发条件。
（F ）
二、 单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：
1.
在10.1的ISE中，下面哪个软件用于创建原理图（ B ）???? A. SDK B. ECS C. EDK D. XST
2.
在10.1的ISE中，下面那个软件不属于设计输入工具。（ D ） A. StateCAD B. ECS
C. Core Grnerater D. HDL Bencher
3.
在原理图输入中，可以使用IP core模块吗。（ A ） A. 可以 B. 不可以
C. 可以，但只能使用DCM模块 D. 可以，但只能使用RAM模块
4.
在原理图输入中，可以创建并使用自己定义的模块吗。（ B ） A. 不可以 B. 可以
C. 可以，但是不能是顶层模块 D. 可以，但是模块端口不能超过16个 5.
现在10.1的ISE中，支持创建状态图吗。（B ） A.
不可以
B. 可以
C. 可以，但是只支持创建moore状态机 D.
可以，但是只支持创建mealy状态机 6.
在10.1的ISE中，下面哪个软件用于创建状态图。（ D ） A. EDK B. ECS C. SDK D. StateCAD
7.
在ISE中可以使用Xilinx提供的硬件原语，帮助系统性能的提升，下面原语中哪项是带异步复位和置位的D触发器。（ A ） A. FDCPE B. FDCE C. FDRSE D. FDRSE_1
8.
为了提高系统时钟的扇出数，可以使用全局时钟缓冲，下面原语中哪项是无时钟使能的全局时钟缓冲器。（ D ） A. BUFGMUX B. BUFGCE C. BUFCF D. BUFG
9.
新建文件时，要求用户选择文件类型，下列文件意义不正确的一项是。（ B ） A. BMM：块存储映射文件，用于将单个RAM连成更大的存储单元
B. MEM：存储器初始化文件，用于初始化RAM/ROM
C. State diagram：状态图类型
D.
Verilog Module：Verilog模块类型，用于编写Verilog代码
10. 在ISE主设计界面中，通过点击（ C ）菜单下的Language Templates可以打开语言模板。 A. View B. Source C. Edit D.
Project
11.
Isimulator的默认仿真时间为（ A ）。 A. 1us B. 10us C. 100us D.
1ms
12.
下面关于Isimulation说法不正确的是。（ C ） A. Isimulation是ISE自带的仿真工具 B.
Isimulation可以使用testbench waveform文件进行仿真 C. Isimulation的默认仿真时间为10us D.
可以使用Isimulation对HDL输入和原理图输入进行行为仿真
13.
数字时钟管理模块的英文简称是（ B ） A. DFS B. DCM C. DPS D. DLL
14.
下面对数字时钟管理模块说法不正确的一项是。（ D ） A. 可以实现零时钟偏移，消除时钟分配延迟 B.
实现时钟的闭环控制
C. 时钟可以映射到PCB上用于同步外部芯片 D.
DLL模块的功能比数字时钟管理模块的功能更加强大
15.
下面哪种文件类型可以用来初始化Xilinx BRAM。（ C ） A. mif B. hex C. coe D.
bin
16.
使用Core Generater配置的真正双端口RAM，下列说法错误的是。（ B ） A. 两个端口都支持读写操作 B. 不支持不同的端口宽度设置 C. 两个端口支持读写操作的任何组合 D.
两个端口均有各自独立的读写信号控制线
17. 使用Core Generater配置的乘加器，下列说法错误的是。（ C ） A.
18x18，两个补码乘法器具有完全准确的36位结果 B. 有40多个动态用户控制器操作模式 C.
多精度乘法器和算法支持18位操作数右移位 D.
对称智能舍入支持更高的计算精度 18. 下面关于使用Core Generator配置硬核乘法器IP CORE说法错误的是（ C ）。 A.
硬核乘法器可以完成有符号以及无符号数的乘法 B. 硬核乘法器支持流水线操作
C.
在配置硬核乘法器IP Core时，不支持使用Slice构建乘法器 D.
硬核乘法器在配置时可以修改操作数的位宽
19.
在ISE的主界面的process子窗口的
synthesis工具不可以完成下面哪个任务。 （ D ） A. 检查语法
B. 查看寄存器传输级原理图 C. 查看FPGA资源使用情况 D. 查看静态时序分析报告
20.
下面关于综合说法错误的是。（ C ） A.
综合就是将较高级抽象层次的描述转化为较低层次的描述 B.
为了能转化成标准的门级结构网表，HDL程序必须写成符合特定综合器所要求的风格 C.
常用的综合工具有NC-Verilog，Synplify及FPGA厂家的综合工具 D.
对RTL级的HDL程序的综合时很成熟的技术
21.
下面关于PACE工具说法错误的是( D ） A. 使用PACE完成区域约束 B. 使用PACE完成时序分析 C. 使用PACE完成DRC分析 D. 使用PACE完成布局布线分析
22.
下面哪个ISE工具可以对FPGA进行约束操作。（ B ） A. Core Generater B. Floorplanner C. Isimulator D. XST
23.
ISE的实现过程包括映射过程，下面一项不属于映射项目的是。（ A ） A. View/Edit Place Design(FPGA Editor) B. Map Report
C. Generate Post-Map Simulation Model D. Manually Place & Route(FPGA Editor) 24.
在完成布局布线后，下面哪一项不属于布
局布线报告的内容。（ C ） A. 布局和布线（PAR）报告 B. Pad报告
C. 静态时序分析报告 D.
异步延迟报告
25.
当一个网络有两处时序约束时，XST以下面哪种顺序来处理。（ A ）
A. 信号上指定的约束，顶层模块指定的约束，顶层模块全局约束
B. 顶层模块指定的约束，信号上指定的约束，顶层模块全局约束
C. 顶层模块指定的约束，顶层模块全局约束，信号上指定的约束
D. 顶层模块全局约束，信号上指定的约束，顶层模块指定的约束
26.
下面哪一项不是时序约束文件的关键字。（ C ） A. OFFSET B. TNM C. TIA D. TIMEGRP
27.
下面哪个文件类型不能用来配置PROM。（ D ） A. msc B. hex C. exo D. bit
28.
下列哪个文件类型不能用来配置FPGA。( D ) A. BIT B. RBT C. ISC D. TEK
29.
请问下面哪个核是进行在线逻辑分析所
必须的核。（ A ） A. B. C. D. 30.
ICON ILA VIO ATC2
假设如下任务：存储器读周期（CE=上升沿，WE=0，OE=1）从地址=0x23AACC捕获数据，数值在0x00000000和0x1000FFFF之间。为了成功实现这些条件，应该如何
微控制器基础
一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：
1.
限制存储条件。（ A ）
M1[2:0]=CE,WE,OE=”R10”; M3[23:0]=”23AACC”;
M4[31:0]=0x00000000~0x1000FFFF
A. B. C. D.
M1&&M3&&M4 M1&&M3||M4 M1||M3&&M4 M1||M3||M4
PicoBlaze 是8位微处理器，是Xilinx公司为Virtex系列FPGA、Spartan系列FPGA和CoolRunner-II系列CPLD器件设计嵌入式专用IP Core。
（ T）
（ F）
（F ）
（ T）
2. 3. 4. 5. 6.
PicoBlaze提供49个不同的指令，10个寄存器（CPLD为8个）。 Picoblaze处理器需要占用2个BRAM。
PicoBlaze 算术逻辑单元中，执行所有的操作都是用任意一个寄存器提供的操作数完成。 算术逻辑单元操作后的结果会影响ZERO和CARRY两个标志位。
（ T）
PicoBlaze处理器提供了一个32个字节的中间结果暂存器组，这些寄存器可以支持直接寻址和间接寻址，通过两条指令STORE和FETCH来访问和处理。 （F ）
7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20.
PicoBlaze提供128个输入端口和128个输出端口。 picoblaze中程序计数器的位宽是12位的。
（ F）
（F ）
只能用有条件的程序流控制指令控制程序的执行顺序。 （F ） （F ）
picoblaze中，当堆栈存满以后，不能够再继续进行压栈操作。
PicoBlaze提供多个中断输入信号。只要用一些简单的组合逻辑，多个信号就可进行组合并被应用于这些中断。（ F） 复位信号强迫程序回到初始状态，即程式从地址00开始执行，状态标记和堆栈也同时复位，但中断不会被屏蔽（F）??? IN_PORT输入接口信号是8位的，在时钟下降沿时有效。 picoblaze的指令存储深度是1K，指令宽度是8位。 只有数据处理指令修改ZERO标志位和CARRY标志位。 ADD指令的两个操作数都必须是寄存器。
（ F） （ F）
（F ） （T ）
PicoBlaze微控制器没有一个专门的硬件乘法器，所以无法进行乘法运算。 （ F） PicoBlaze微控制器没有一个专门的硬件除法器，所以无法进行除法运算。 （ F） PicoBlaze微控制器中 有一个专门的空指令。
（F ）
可以通过一个寄存器和自己做“与”操作来清除进位标志CARRY。 （ T）