一．设计题目
数字时钟仿真设计
二．设计目的和要球
1）目的
掌握数字时钟的工作原理和设计方法，学会用Multisim10软件操作实验内容，掌握设计性试验的实验方法。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时序电路。通过它可以进一步学习和掌握各种组合逻辑电路与时序电路的原理和方法。
2）要求
（1） 设计一个具有时、分、秒的十进制数字显示的计时器。 （2） 具有手动校时、校分的功能。
（3） 通过开关能实现小时的十二进制和二十四进制转换。
（4） 具有整点报时的功能，应该是每个整点完成相应点数的报时，如3点
钟响3声。
三．设计原理
1）总体方案设计
数字时钟由振荡器、分频器、计数器、译码现实、报时等电路组成。其中，振荡器和分频器组成标准信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用六十进制的“秒计数器”，每累计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用六十进制计数器，每累计60min，发出一个“时
脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用二十四进制或十二进制计时器，可实现对一天24h或12h的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码器显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。数字时钟的原理框图如图1所示。
时十位时个位分十位分个位秒十位秒个位译码器译码器译码器译码器译码器译码器计数器计数器计数器计数器计数器计数器校时电路校分电路振荡电路分频电路分频电路9v 电池7805降压到5V给系统提供电源
2）单元电路设计 1.秒脉冲产生电路
秒脉冲产生电路用一个1Hz的秒脉冲时钟信号源代替。 2.计数器电路
整个计数器电路由秒计数器、分计数器和时计数器串联而成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位。分个位、分十位以及时个位、时十位的计时。显示6位的“时”、“分”、“秒”需要6片中规模的计数器。其中，秒计数器和分计数器都是60进制，时计数器喂二十四/十二进制，都选用74ls160来实现。实现的方法采用反馈清零法。 ①六十进制计数器电路
这是由两片74ls161连接成的60进制计数器。他们都是工作在置数方式，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。高位接成了六进制计数器。当输出端为0101的时候在下个时钟的上升沿把数据置数成0000 这样就形成了6进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
秒计数器和分计数器各由一个十进制计数器（十位）和一个六进制计数器（十位）串接组成，形成两个六十进制计数器，其中个位奇数器接成十进制形式。十位计数器选择QB与QC端做反馈端，经与非门输出至控制清零端CLR，接成六进制计数形式（计数至0110时清零）。个位于十位计数器之间采用同步级联复位方式，将个位计数器的仅为输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。将十位计数器的反馈清零信号经非门输出，作为六十进制的进位输出脉冲信号，即当计数器至60时，反馈清零的低电平信号输入CLR端，同时经非门变为高电平，在同步级联方式下，控制高位计数器的计数。
图2
如图2，I01-I04是个位数码管的显示输出端，IO5-IO8是十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10在此电路作为秒计数电路时接秒信号产生电路，作为分计数电路时接秒计数电路提供过来的仅为信号（即戒指秒计数器的CLR端）。IO11作为低位计数器的仅为输出，与高电位计数器的时钟信号端相连。
②二十四/十二进制计数电路
24进制计数器的个位也是用置数法连接成了十进制计数器。74LS00的两个输入引脚接到了十位的Q1和个位的Q2 上输出引脚接到了电路板上所有161芯片的Rest端。也就是说当十位为0010个位为0100的时候（24）使所有161复位归0。
创建如图3所示的电路，IO1-IO4是个位数码管的显示输出端，IO5-IO8是市委数码管的现实输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10接分计数电路提供过来的进位信号（即接至分计数器的CLR端）。IO11连接了两个计数器的清零端，因此可以通过双向开关接IO12和IO13以实现对与非门的选择，从而完成进制的转换。
图3
分计数器需要的是一个二十四/十二进制转换的递增计数电路。个位和十位计数器均连接成十进制计数形式，采用同步级联复位方式。将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。若选择二十四进制，十位计数器的输出端QB和个位计数器的输出端QC通过与非门控制两片计数器的清零端CLR，当计数器的输出状态为00010010时，立即反馈清零，从而实现十二进制递增计数。两个与非门通过一个双向开关接至两片计数器的清零端CLR，单击开关就可选择与非门的输出，实现二十四进制或十二进制递增计数的转换。
3）校时、校分电路
通过按键把分钟或者小时的个位的CLK端拉低由此产生一个模拟CLK脉冲。使得分钟和小时分别加1实现相应的校时功能。
在精度要求不高时，可以采用两个双向选择开关将秒脉冲直接引入时计数器和分计数器即可实现功能。此时，低位计数器的进位信号输出端需通过双向选择开关的其中一选择端接至高位计数器的时钟信号端，开关的另一选择端接秒脉冲信号，当日常显示时间时，开关拨向低位计数器的仅为信号输出端；调时调分时拨向秒脉冲信号，这样可使计数器自动跳至所需要校队的时间。 4）报时电路
图4
创建如图4所示电路，两个计数器采用同步级联方式连接，即使个位报时计数器的借位端BO接至是为保时计数器的减计数控制端DOWN。IO1-IO4将时计数器的各位输出引入作为报时计数器各位的预置数，IO5-IO8将时计数器的十位输出引入作为报时计数器十位的预置数。同时根据74LS192的功能表，IO9接电源，，给两个芯片的加计数控制端提供高电平。IO10接地，给两个芯片的清零控制端提供低电平。IO11连接分计数器的分进位信号输出端，两片报时计数器的输出端通过一个8输入或门输出一个信号给输出端口IO12，当两计数器都减为0时，可以向外输出低电平以关闭使蜂鸣器工作的与门。与门的输出反馈给端口IO13，给报时计数器电路提供计数脉冲，从而实现蜂鸣器每响一次报时计数器正好减1，完成整点点数的报时。 5）总电路 如图5