第二章 总体方案论证与设计 6
在方案一中，虽然采用8279作为键盘/显示控制芯片，但从图2-1可看出，在电路连线方面显得太过繁锁，且需要较多的元器件。与方案一相比，方案二所需的元器件较少，从而使电路连线也得到了简化。因此，在功耗、体积、成本等方面都优于方案一。而方案三较前两者在体积、功耗、成本等方面又更进了一步，在外围电路上更具简单，因HD7279内带许多功能，在程序设计时大大缩短了开发时间。方案三在显示功能的实现上优于方案一、方案二，方案三，但成本较高。考虑到本设计对键盘/显示功能的要求不多以及成本、体积等各种因素，在此选用方案三作为键盘/显示的电路结构。选用方案三，提高了系统的性价比。
2.3 小结
通过对系统移相信号模块、键盘/显示模块方案的对比，并对PC机与单片机接口及编程软件的论证选择，我们确定了系统的各个主要模块的最终的可行方案，系统总体原理框图如图2-4所示。
图2-4 总体硬件组成框图
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第三章 数字式相移信号发生器的硬件设计
硬件设计是整个系统应用开发的基础，要考虑的方方面面很多，主要考虑如下几个因素：①系统性能指标；②系统精度和稳定度；③器件的通用性或易选购性；④软件编程的易实现性。因此硬件设计至关重要。
3.1 频率控制机理及其硬件设计
频率控制模块的主要硬件支持是锁相环CD4046和可编程分频器INTEL8254,锁相环CD4046是本系统工作的关键所在，可编程分频器INTEL8254和其相互配合,为相位累加器CD4040提供时钟脉冲，从而最终实现对输出移相信号频率的改变。
3.1.1 锁相环介绍
锁相环是一个能完成两个电信号相位同步的自动控制闭环系统。其锁相原理可参考图1—1。它是比较输入信号和压控振荡器输出信号之间的相位差， 比较结果产生的误差输出电压正比于输入信号和压控振荡器输出信号两个信号的相位差。在环路开始工作时，通常输入信号的频率与压控振荡器末加控制电压时的振荡频率是不同的，由于两信号之间存在固有的频率差，它们之间的相位差势必不断地变化，在这种误差电压控制之下，压控振荡器的频率也就在相应的范围之内变化。若压控振荡器的频率能够变化到与输入信号相等，便有可能在这个频率上稳定下来(当然只有在一定的条件下才可能这样)。达到稳定之后，输入信号和压控振荡器输出信号之间的频差为零，相位差不再随时间变化，误差控制电压为一固定值，这时环路就进入“锁定”状态。当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
本系统选用的是 CD4046锁相环，，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。它采用 16 脚双列直插式，各引脚功能如下：
? 1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ? 2脚相位比较器Ⅰ的输出端。 ? 3脚比较信号输入端。 ? 4脚压控振荡器输出端。
? 5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ? 6、7脚外接振荡电容。
? 8、16脚电源的负端和正端。 ? 9脚压控振荡器的控制端。
? 10脚解调输出端，用于FM解调。 ? 11、12脚外接振荡电阻。 ? 13脚相位比较器Ⅱ的输出端。 ? 14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
图3-1是CD4046功能图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。
第三章 数字式相移信号发生器的硬件设计 8
图3-1 CD4046锁相环的功能图
当锁相环锁定时，压控振荡器能在某一范围内自动跟踪输入信号的变化，这个范围称作锁定范围。通常锁定范围大于捕捉范围，锁相环能搜寻和捕捉的输入信号的频带定义为捕捉范围。对于CD4046内部有两个比较器，用相位比较器Ⅰ的情况下它的捕捉范围和锁定范围的关系为： f0?2?fLRC （3-1）
2?其中 RC组成一个低通滤波器，即图3-4中的R3,R4,C2部分。对RC时间常数的选择有一定的要求，既要避免环路自激，又要保证对输入频率的变化有合理快的响应速度，一般R用两个电阻，分别取R3=1M?，R4=100?（这个电阻也可以不要接）， C=C2=1?F，因此捕捉范围，就会比较低，并且对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。相位比较器Ⅰ一般用于频移键控解调FSK等一些抗干扰能力比较重要，且对于频率输入的变化不大的场合。用相位比较器Ⅱ时其捕捉范围和锁定范围一样，与低通滤波器的RC无关. 而且最大锁定范围与输入信号波形的占空比无关，并且压控振荡器的输出脉冲占空比为50%,与输入信号的占空比没有关系。图3-2为系统进入锁相状态时各引脚的典型波形。
其输出频率最大最小分别为：
fmax?1 （3-2）
R1?(C1?32PF) fmin?0 (10K?R1?1M,C1?50PF) （3-3） 在VDD=5V条件下，为了使输出频率最大,可取R1=10K,C1=50PF，R2=∞，此时
第三章 数字式相移信号发生器的硬件设计 9
fmax?0.8MHZ[53]。
图3-2 锁定时各引脚波形图
3.1.2 可编程分频器及其频率控制的原理
（1）可编程分频器
本系统的分频器是由INTEL8254-2可编程计数器完成的，INTEL8254-2可编程计数器内部有三个相互独立的16位的计数器，其计数速率可达到10MHz。一个具有三态双向的8位数据总线缓冲器为8254芯片提供与系统总线相接口的能力，它在读/写逻辑的控制下接收来自系统总线的命令和数据，并将8254的状态字送上系统总线。控制寄存器接收来自数据总线缓冲器中关于命令的数据，并暂存这些数据。命令的数据经内译码后产生整个器件的控制信号，并设置每个计数器的工作方式。每一个计数器是完全独立的，并有各自独立的工作方式。
8254的内部功能通过系统软件的编程来确定。系统通过接口传送所要求的工作方式和数值来初始化计数器。每一个计数器都是独立地通过一个命令数据来编程。每个计数器有6种工作模式，本系统计数器0、计数器1均采用工作方式3，即方波发生器。当进入工作方式3，GATE为高电平并装入计数值n后，若n为偶数，则OUTi端输出的周期为n×CLKi周期，占空比为1：1的方波序列；若n为奇数，则OUTi端输出的周期为n×CLKi周期，占空比为
n?1n?1/的近似方波序列。 22（2）INTEL8254初始输入基准时钟
INTEL8254的初始输入时钟信号，直接取自单片机AT89S52的ALE引脚信号,其频率为单片机晶振频率的六分之一，本系统的单片机用11.0592MHz的晶振，所以输入到INTEL8254的基准时钟频率f0为1.8432MHz。
单片机在访问（读或写）外部数据存储器或I/O时，ALE端不输出有效信号，也即跳过一个ALE脉冲，若不进行补偿，则ALE的频率是不稳定的。为避免读写信号时出现的因少一个ALE脉冲所导致的时序错误，设计时将ALE口输出的信号与读、写信号反相后的信号进行相或操作后再作为计数器INTEL8254的初始时钟信号，如图3-3所示。图3-4的时序分别为有一个MOVX指令时ALE、RD时序和进行补偿后的时序图。
第三章 数字式相移信号发生器的硬件设计 10
WR?18254 CLK0RDALE
图3-3 时钟补偿电路原理图
ALERDALERD
图3-4 读信号ALE时序及补偿后的ALE时序
（3）频率控制原理
输出信号的频率控制主要通过对地址发生器扫描频率的改变来实现，其控制模块主要由计数器INTEL8254、锁相环CD4046组成。其频率控制原理如图3-5所示。
f08254 计数器0M分频AINCD4046锁相环BINNf0M相位累加L8254 计数器1N分频
图3-5 系统频率控制原理
INTEL8254的第0个计数器接受初始时钟信号f0，通过8254计数器0进行M分频后，其输出信号作为CD4046的信号输入AIN，而CD4046的压控振荡器的输出端接入INTEL8254第1个计数器的时钟输入端，经过N分频后接到锁相环比较器输入端BIN。当相位锁定时，CD4046的压控振荡器的输出频率fVCO也就是倍频后输入CD4040计数器的时钟信号，其频率值等于计数器0的输出值与计数器1的分频值N的乘积,即
fVCO?Nf0 （3- 4） M