第三章 数字式相移信号发生器的硬件设计 11
INTEL8254计数器1的分频值N则受AT89S52单片机控制。相位累加地址发生器CD4040对双口RAM扫描速度随fVCO的值改变而改变，从而可以控制最终输出波形的频率值。假定相位累加地址发生器相位字长为L，如图3-5所示。则输出波形的频率可表示为：
fVCONf0? （3- 5） LLM由上式可知，要改变输出频率，则可通过改变分频值M、N和相位累加字长L。为了fOUT?在软件设计宜实现，取M?51200，因f0为1.8432MHz，则经过计数器51200 分频后的输出频率为36HZ，式（3-4）、（3-5）可分别表示为：
fVCO?36N （3-6）
N?36 （3-7） L根据式（3-7），取L值为360时，最终输出频率为：
NfOUT? （3-8）
10分频值N可取2～65536之间的任意自然数，因此输出频率最小可达0.1HZ的步进。fOUT?若需实现输出频率为20KHz，由式（3-8）、（3-6）可知N?2?10，fVCO?7.2?106Hz，显然不仅8254不能实现此分频系数，而且根据式（3-2），锁相环也不能锁住此频率。为能实现高频输出，在此采用分段设置相位累加器字长的方法，即在2K以下取L?360，2K～20K范围取L?36。L取36时：
fOUT?N （3-9）当输出频率为20KHz时，N?2?10，fVCO?7.2?105Hz，两者均在可取范围之内，因此硬件上能实现此频率输出。
453.2 相位控制模块的电路设计及实现
相位控制模块主要的硬件支持电路是两片双口RAM和相位累加地址发生器。双口RAM
的型号是IDT7132，主要作用是存储两路信号的波形数据并将某一时刻所需的波形数据送至DAC转换电路。单片机根据键盘输入的相移值，向两块双口RAM,按一定的算法写入波形数据,第一块存放基准波形数据，第二块存放的是移相后的波形数据。
3.2.1 IDT7132简介
IDT7132/SA是IDT（Integrated Device Technology,Inc.）公司生产的一种高速的2K×8的双口静态RAM,其功能模块图如图3-6所示，该芯片与TTL电路兼容，电源采用单电源+5V±10%，而且功耗非常小，工作状态时典型值为325mW,等待状态时仅为5mW，其一次读写数据时间在100ns以下，最快可以达到20ns，本系统用的是IDT7132SA35P,其一次读写数据时间35ns。最突出的优点是，由功能模块图可以看出双口RAM左右两边的数据线、地址线、控制线都是完全独立的。因此，相位累加地址发生器产生的地址扫描码及其数据信息与单片机向RAM写数据时的地址选通及其数据信息互不影响，不必另加其它的总线仲裁电路就能正常工作，这为本系统功能的实现提供了很大的方便，其工作速度也满足了系统要求。IDT7132
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的引脚功能如下：
CELR/WLOELA0L~A10LI/O0L~I/O7LBUSYLVCCGNDCERR/WROERA0R~A10RI/O0R~I/O7RBUSYR左片选左读写使能左输出使能左地址线左数据线左忙标志电源地右片选右读写使能右输出使能右地址线右数据线右忙标志
图3-6 双口RAM功能模块图
3.2.2 相移工作原理
相位累加地址发生器主要有二进制计数器CD4040和360循环复位电路组成，其产生的脉冲作为双口RAM的输入，用于相位累加的扫描地址码。下面结合图2-5和图3-7介绍相移的实现原理。
(1) 360循环相位累加地址发生器由12位二进制计数器芯片CD4040和反馈复位电路完成。当计数器芯片CD4040接受来自锁相环的倍频脉冲，使其输出Q12Q11Q10Q9Q8Q7Q6Q5Q4Q3Q2Q1=000101101000B=360时复位到000000000000B，以此作为两片存储有相位累加波形数据的双口RAM的扫描地址。自循环复位电路是通过一个四输入的与门芯片74LS21来实现的，当计数器计到360时，其地址的二进制数为000101101000B，可见第8、6、5、3位为“1”（高）电平，把这四个信号输入到四个输入端与门，经反相接到CD4040的RESET引脚使其自复位，使CD4040重新从0开始计数。
(2) 工作时，AT89S52单片机根据键盘输入的参数，选中第一个双口RAM（存储有基准
第三章 数字式相移信号发生器的硬件设计 13
图3-7 移相控制电路原理图
信号的波形数据）的地址总线AB2和数据总线DB2，并把要合成的波形的相应数据从双口RAM的“0”地址开始顺序写入到双口RAM中。再选中第二个双口RAM的地址总线AB2和数据总线DB2,并把根据移相值经一定算法得到的相应波形的数据按一定的初始地址值输入到第二块双口RAM中。值得说明的是：实现2路相移信号的直接数字合成，有2种方案可供选择，一是2片双口RAM存储的波形数据完全相同，而寻址起始地址值根据移相值不同而不同，这就要求有2套可独立控制的相位累加地址发生器；二是2套双口RAM的相位累加地址发生器完全相同，而波形数据值根据移相值不同而不同。前者偏重于硬件，电路较为复杂，但软件则很简单；后者偏重于软件，硬件电路简单且可靠，但软件则大为复杂，尤其用汇编语言完成时工作量较大，算法也有很大的技巧性。综合考虑诸多因素，本系统选用了后者。
两片双口RAM的地址总线AB1由同一相位累加地址发生器控制，两片双口RAM的数据总线DB1的输出则分别送到各自所对应的数模转换器AD7524，第一片D/A输出基准信号的波形，第二片D/A输出相移信号的波形。
3.3 幅度控制模块的硬件设计及实现
D/A 电阻网络及其D/A原理
对图3-8(2)电路，设D0----D7=“1”时的电压为VH，当D0----D7=“0”时的电压为0，则有：
VVVVVVVVRVO??I?R??(H?H?H?H?H?H?H?H)?
128R64R32R16R8R4R2R1R2VO??VH?(20D0?21D1?22D2?23D3?24D4?25D5?26D6?27D7) 256对图1电路，有：
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VO??I?Rf??(Vref256RVref256R?Vref128R?Vref64R?Vref32R?Vref16R?Vref8R?Vref4R?Vref2R)?Rf
VO???(20D0?21D1?22D2?23D3?24D4?25D5?26D6?27D7)?Rf
图3-8(2)电路的特点是电路简洁，仅有9只电阻，但电阻取值跨度太大，一是很难从市场上系列中选取，二是各位数据的负载不一，两者均导致电路误差较大，精度不高。
图3-8(1)电路的电阻取值规范，克服了图2电路的缺点，精度高，但用集成电路实现时，价格昂贵；用分立元件时则电阻的个数太多，共需17只。
图3-8(3)电路的各项性能指标，均介于两者之间，既有较高的精度， 电路也简洁，仅12只电阻。
本系统电压幅度的数字式控制是基于数模转换器件DAC0832而设计的，具体电路原理图如图3-9所示，DAC0832是一个8位的电流式的数模转换器，因此输出端还要接运算放大器，把电流信号转换为电压信号，再把负电压转换成所需的正电压输出。
为实现输出波形幅度的精确控制，设计时将7815稳压后的+15V电压经行分压处理，通过稳压二极管LM431稳压和精密电阻调节所得到的6.4V电压作为DAC0832的参考电压。由图可知，经DAC0832输出的电压为：
VREF?6.4?Dn （3-10） 256（Dn表示输入DAC0832的8位二进制数）
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此电压即为AD7524的参考电压。因此，改变Dn也就改变了AD7524的参考电压，从而使输出电压幅度得以改变。从式（3-10）可看出，Dn增加1，VREF就增加0.025V，因此Dn增加4，就实现了电压幅度0.1V的步进。
图3-9 幅度控制原理图
3.4 双极性输出电路设计
本移相信号发生器信号输出为双极性输出，因此输出电路原理图如图3-10所示。 在此采用AD7524模数转换芯片。AD7524的数据建立时间为170ns，并具有数据锁存功能，属于通用型高速数模转换芯片，而且本系统输出信号的频率最高为20KHz，因此满足要求。图中运算放大器为具有双极性工作电压的TL084。
VREFTL082R1RfbIOUT1IOUT2UR2U1RWDAC0832DI7-DI05VILECSWRAD7524
图3-10 模数转换及双极性输出原理图
由图可得：U1??VREF?RWRW??U （3-11） R1R2'DnU??VREF? （3-12）
256'VREF为DAC0832提供的参考电压，Dn输入的波形数据。由上两式可得：