比如有的同学是装在D盘，那就是：D:\\Xilinx92i\\lib ， 这一步完成后将modelsim.ini再设为只读） ; Verilog Section
unisims_ver = 库文件所在地址/unisims_ver uni9000_ver = 库文件所在地址/uni9000_ver simprims_ver = 库文件所在地址/simprims_ver
xilinxcorelib_ver = 库文件所在地址/xilinxcorelib_ver aim_ver = 库文件所在地址/abel_ver/aim_ver cpld_ver = 库文件所在地址/cpld_ver
; VHDL Section
unisim = 库文件所在地址/unisim simprim = 库文件所在地址/simprim
xilinxcorelib = 库文件所在地址/xilinxcorelib aim = 库文件所在地址/abel/aim pls = 库文件所在地址/abel/pls cpld = 库文件所在地址/cpld
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实验二 用Core Generator生成DCM并进行仿真验证
2.1 实验目的
学会用core generate 生成dcm ，并使用modelsim进行仿真。
2.2 实验原理
1.DCM是数字时钟管理器，它在xilinx的FPGA的设计中应用广泛，dcm 可以产生输入时钟的一倍频、二倍频，或M/D倍频等功能，也可以产生90、180、270度相移的时钟，例如FPGA输入时钟为66M，而我们的系统需要133M的时钟，则可以用到DCM二倍频。 2.编译库，将库文件加入modelsim中，然后可以进行联合仿真调试。
2.3 实验步骤
1.在桌面上点击开始－》程序—》xilinx ise10.1—ISE》accesseries—》Core generator,界面如下：
图表 16
2.单击file－>new project，系统出现如下画面，然后选择工程路径和名字。然后next,设置工程的基本参数：part参数设置，generation参数，advanced，然后点击OK。
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图表 17
3.完成新建工程向导后，按顺序展开FPGA features and design－》clocking－》spartan_3e，以看到DCM_SP，双击single DCM_SP。
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可
图表 18
4.双击Single DCM_SP后，进入dcm 生成向导，设定名称为dcm_test.,点击ok后，进入下一界面进行如下图的配置。
图表 19
5.下一步进入下图所示的界面，设定完成后点击next.
区域一：DCM_SP的基本模型，根据实际情况在需要的输入输出上打勾； 区域二：设定输入DCM的时钟频率，或者是周期，根据需要选择一种；
区域三：设定DCM的输出时钟和输入时钟的相对位移，一般情况下不进行设置；
区域四：选择输出时钟源，是FPGA外部输入，还是内部时钟信号，一般第一级的dcm 是外部输入，二级、三级dcm 是前一级的dcm 输出，是内部信号；
区域五：时钟反馈类型，是外部还是内部反馈，一般是直接使用DCM的clk0或者clk2x做内部反馈，特殊情况需要外部输入的时钟进行反馈，但很少使用；
区域六：设定clkdv的分频数，即相对于clkin的分频数，如图选择的值为5，则50Mhz的输入进行五分频，那么clkdv输出为10Mhz。如果没有勾clkdv输出，则不需要进行参数设置；
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区域七：反馈类型选择，可以是时钟的1或者2分频。
区域八：时钟duty cycle的矫正，默认选上，可以更好的占空比为50%的时钟信号。
图表 20
6.下一步进入clock buffer 的设置，默认使用个咯罢了global buffer。点击next
图表 21
7.下一步设置的是clkfx的时钟输出，一般采用设置M和D的值来控制clkFX的输出，计算公式为clkfx＝clkin*（m/d），输入预计好的M、D值，点击calculate即可得到clkfx的输出
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