频率，如果最开始没有选择clkfx输出，则可以跳过。
图表 22
8.点击next，点击finish，完成DCM的生成。完成后的界面如图所示。
图表 23
9.在ise 里面新建工程，将生成的dcm_test拷贝到工程目录下，并添加到工程文件中。 建完后如下图所示
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图表 24
观看综合后的原理图方法为：
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10．给dcm_test添加测试文件，具体过程可参考实验一，建完后修改补充测试文件如下（ 这里的dcm为高电平复位）：
`timescale 1ns / 1ps `define clk_cycle 15
//////////////////////////////////////////////////////////////////////////////// // Company: // Engineer:
// Create Date: 18:42:43 01/02/2010 // Design Name: dcm_test
// Module Name: E:/xilinx/project/lab2/dcm_11M/dcm_11M_tb.v // Project Name: dcm_11M // Target Device: // Tool versions: // Description:
// Verilog Test Fixture created by ISE for module: dcm_test // Dependencies: // Revision:
// Revision 0.01 - File Created // Additional Comments:
/////////////////////////////////////////////////////////////////////////////// module dcm_11M_tb_v;
// Inputs reg CLKIN_IN; reg RST_IN; // Outputs
wire CLKDV_OUT; wire CLKFX_OUT; wire CLKIN_IBUFG_OUT; wire CLK0_OUT; wire LOCKED_OUT;
// Instantiate the Unit Under Test (UUT)
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dcm_test uut (
.CLKIN_IN(CLKIN_IN), .RST_IN(RST_IN),
.CLKDV_OUT(CLKDV_OUT), .CLKFX_OUT(CLKFX_OUT),
.CLKIN_IBUFG_OUT(CLKIN_IBUFG_OUT), .CLK0_OUT(CLK0_OUT), .LOCKED_OUT(LOCKED_OUT)
);
always #(`clk_cycle/2) CLKIN_IN=~CLKIN_IN;
initial begin
// Initialize Inputs CLKIN_IN = 0; RST_IN = 0;
// Wait 100 ns for global reset to finish #500 RST_IN = 1; #500 $stop;
end
#100 RST_IN = 0 ;
endmodule
11.添加管脚时许约束文件，先建立约束文件，然后双击creat timingconstraints—》global—》双击clock——in的period，如图所示进行配置，然后保存退出。
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图表 25
12.调用modelsim进行联合仿真，实验结束，可对DCM设置参数进行修改不断改变波形。
图表 26
13.综合后几个常用的工具，如观察RTL级的电路结构和门级结构的原理图
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