DIY：
根据原理图画NOR2版图
要求：1、符合设计规则； 2、版图面积尽量小。
MOS尺寸：(W/L)p=14.4um/0.6um， (W/L)n=2.4um/0.6um。
Cadence IC设计实验
实验四、Diva Interactive Verification
实验目的：掌握DRC和LVS验证方法
版图绘制后要根据foundry厂的工艺要求进行DRC（Design Rule Checker）检查，编辑好的版图必须通过LVS（Layout Versus Schematic）验证，检查是否与schematic电原理图完全一致；版图中还可能存在一些悬空的器件和线网，通过电气规则检查ERC(Electrical Rule Check)可以发现这些错误。进行LVS和ERC之前，需要用Diva验证工具中的Extract程序对版图进行器件提取；Extract还可以进行寄生参数提取，电路仿真程序可以调用这个数据进行后仿真。
DIVA工具集包括以下部分： 1． 设计规则检查（DRC）
2． 提取Extractor：包括器件提取、版图寄生参数提取（LPE）、寄生电阻提取（PRE） 3． 电气规则检查（ERC） 4． 版图与线路图比较（LVS）
预备工作：
cp /eva01/cdsmgr/ training_IC_data/DivaInt_5_0.tar . tar -vxf DivaInt _5_0.tar cd diva
实验内容与步骤：
第一部分：DRC设计规则检查
一、进入DRC菜单：
[1]、 icfb &
[2]、 在CIW 窗口（icfb-Log:/…）,点击Tools->Library Manager； [3]、Library列表框中点击design；
Cell列表框中点击peakDetect；
View列表框中双击layout； （或用鼠标右键open）
(注：这是峰值检测器电路版图，你可以查看相应的schematic 了解电路原理) [4]、在出现的Virtuoso Layout Editing窗口，点击Verify->DRC…菜单。
出现下图DRC窗口：
二、查找某层（poly1层）DRC错误
[5]、在DRC窗口，点击右边的Set Switches按钮，在弹出列表中选择poly1，点击OK，再点击DRC窗口OK。
在layout窗口中高亮闪烁显示poly1错误，你也可在CIW窗口查看DRC执行结果。 [6]．在Virtuoso Layout Editing窗口，点击Verify->Markers->Find…。弹出Find Marker框。
[7]、在Find Marker窗口置Zoom to Markers按纽有效，点击Next。
弹出marker text 窗口显示错误信息，如果看不到错误形态，按下shift+f。
[8]、点击Virtuoso Layout Editing窗口左下方 Ruler工具或k（按ESC取消工具），
测量高亮边框poly1宽度，比较marker text 窗口显示的错误信息，按shift+k取消版图上的尺寸标记。 在Find Marker窗口：
点击Next寻找下一个错误f位置（Previous是查看前一个错误）。 连续点击Delete，直到不显示错误为止（屏幕不再改变）， 点击Cancel，f全屏，高亮闪烁的错误提示消失了。
注意：你并没改正版图错误，只是将错误提示delete掉了，若再次做DRC会发现错
误依旧。
三、另一种查找DRC错误的方法
[9]、选择Verify->DRC。
[10]、点击Set switchs 按钮
在列表中选择allInterconnect，->OK，DRC窗口 OK。 [11]、DRC结束后（出现高亮闪烁的错误提示），选择Edit->search。 在Search窗口：
设置Zoom To Figure 按纽有效
在Search for 菜单：any shape， 在 in 菜单： current cellView [12]、点击Add Criteria, Search窗口中间出现一新选择行。
位于Search for下面最左边的选框内容改置为property，完成表格如下：
property name：drcWhy = = metal1
点击Apply。屏幕将显示一个metal1错误，由于你的设定，Search命令将只查找metal1 错误，总的错误数在Figure count栏显示。 [13]、点击几次Next
[14]、 点击Cancel, f全屏。
四、标注不进行DRC或Extracting的单元
[15]、在layout窗口找到单元fiducial （假设它是个测试基准单元）
Ctrl+f（仅显示顶层Cell），在底部区域找到fiducial单元(不要与右边的fiduciald单元弄混了)；
[16]、点击选中fiducial单元，shift+x进入fiducial单元；（稍等）
[17]、通过添加ivIncludeValue性质阻止DRC对fiducial单元进行检查：
A． 在layout窗口中按下shift+q，弹出Edit Cellview Properties窗口 B． 置property按钮有效（黑） C． 点击Edit Cellview Properties窗口中的左下方Add按钮 D． 在弹出的Add property表格设置如下： Name ivIncludeValue
Type Int
Value2
E． OK
F． 点击Edit Cellview Properties窗口中的OK； G． Save 保存fiducial单元版图； H． shift+b，返回到上一层版图。（稍等） [18]、在Layout Editing窗口，Verify—>DRC； [19]、将DRC表中的Inclusion Limit设置为0。 [20]、OK。
查看fiducial单元，不再有错误提示出现。
(注：fiducial单元是一个包含了许多不符合设计规则的测试单元，这个单元与电路没有
任何联系，在实际的芯片制造过程中，会有这样的单元存在，这样的单元的作用是什么，你能想到吗？)
试一下f，Shift+f，Ctrl+f有什么区别？
五、改正DRC检查出来的错误
[21]、根据前面介绍的第一种方法找到poly1的错误。 [22]、Ctrl+（f仅显示顶层Cell），找到control单元，点击选中control单元，shift+x进入control
单元。
（注：错误在in2和vcap中间的control单元中，必须进入control单元才能修改错误） [23]、再次Verify->DRC, 错误原因是什么？
CIW中提示你有下列错误：
Minimum poly1 width = 0.6 (单位um) Minimum poly1spacing = 1.0 Poly1 extension past pdiff = 0.4 用标尺量一下，错误原因是什么？ [24]、鼠标左键选中高亮的poly1，q
[25]、在Edit Path Properties窗口，将Width栏0.4（u）改为0.6。OK [26]、Save
[27]、CIW第3个错误提示是指，poly1超过pdiff的最短露头应为0.4u m，而NAND2单元
中左边poly1超过pdiff的露头仅为0.3um，需要改正它。
这个错误出现在control单元中的NAND2单元中，所以必须进入NAND2单元修改。
1）。f(全屏)，然后Ctrl+f（仅显示顶层Cell），找到NAND2单元，点击选中NAND2单元，shift+x进入NAND2单元。 2）。选中出错poly1，q。在Edit Rectangle Properties窗口，将Top栏的数据增加0.1。 OK。 3）。用标尺（k）量一下poly1露头是否增加到0.4了。Shift+k取消标尺。 [28]、Save 保存单元版图；
[29]、shift+b，返回到上一层版图(control单元)。Shift + f。 [30]、Verify->DRC，（仍然是查poly1），此时CIW只提示还有1个错误：
Minimum poly1spacing = 1.0。
用标尺量一下出错处的两个poly1之间的间距仅有0.4。
[31]、用标尺标出Path移动的位置，ESC，将出错poly1 Path中心线往上拉（s）到正确位置。
注意：选中心线是件不容易的事，你可以先将点击poly1 drawing为LSW当前层，然后点击NS置所有LSW层不能选，再用鼠标右键点击poly1 drawing使其可选。在layout窗口，shift+r，点击出错poly1直到它边沿变成粗橘红色（不是白色），s，移动鼠标到中心线上就可以拖动了。
LSW中AS。
要特别当心，或许你会产生新的错误，比如移动了其它对象，就用ESC取消。 shift+k（取消标尺）-> Verify/Marker/Find/Delete(取消错误提示)->Save
[32]、，shift+b回到顶层原理图，再对poly1进行DRC,，CIW窗口提示：Total errors found: 0 Save
DIY
对metal1和metal2进行DRC并改正错误。
（提示：metal1有一个错误，metal2有两个错误）