shift + b返回顶层版图。
[41]、改正后重新进行extract和LVS，查看log file，merged net 错误没有了。 关掉si.log文件和Display Run Information表格。
十、查找 size errors
[42]、在schematic或者extracted窗口中按下Esc，在LVS 表格点击Error Display；
[43]、在Error Display表中，点击None，Unmatched 选parameters，然后Display选All。
Size error 将在两个视图中显示出来，extracted 中间的nmos和原理图中的nmos都被高亮显示。
[44]、点击Auto-zoom，first，在LVS error Display 中将显示相关的解释： Gate width error: Sch=2e-06 Lay=4e-06,Gate length: Sch=1e-05 lay=1e-05 [45]、Cancel LVS Error Display 表格。
[46]、在peakDetect layout版图中找到错误的nmos单元，鼠标左键点击选中，按q进入编辑属性，点击Parameter，将width改为2u，OK。
[47]、此时nmos的沟道宽度已经改好，将nmos移动到合适的位置。 [48]、Save。关闭所有的窗口。
IC设计实验
实验五、Active HDL调试、仿真Verilog HDL
实验目的：熟悉Active HDL仿真软件的使用，初步掌握利用Verilog HDL设计数字系统的基本步骤。 实验内容和步骤： 一、创建工程与编译 1、 创建工程
File-New-Workspace，创建一个空的工程。
将新的工程命名为tutorial，并指定保存路径。务必保证Add New Design to Workspace设置有效，点OK，启动设计向导New Design Wizard。
2、 选中Create an empty design，Next。
3、 为设计指定综合、器件类型、编程语言等其它信息，本实验设
置如下，Next。
4、 打开创建源文件窗口，design name取为tutorial_Verilog，设计
路径等接受Active的默认设置。点下一步，向导最后一步，点完成。
5、
现在，你可以看到设计浏览器（Design Browser）里有上面创
建的设计tutorial_Verilog了。
在设计浏览器中展开tutorial_Verilog，双击Add New Files,启动向导，点击Verilog Source Code图标，文件名cnt_10b,确定。（cnt_10b的代码见附1）。
在HDL Editor输入cnt_10b Verilog代码.
6、 编译你的源代码，有语法错误即改正之。右键点击设计浏览器
的cnt_10b.v，选Compile，如下图。
编译结果出现在下面的控制台串口，现在你的编译结果应该如下：
倘若你没有发现控制台（Console），点击菜单栏的Console图标注意现在你的设计浏览器应该包含编译后模块。
。