文超：基于VHDL的多路抢答器的设计
图4-3 计分模块的仿真时序图 引脚作用：
系统的输入信号有：计分复位端RST，加分按钮端ADD，减分按钮端SUB，组别号输入端CHOS[3..0]。
系统的输出信号有：A组分数输出端AA2[3..0]、AA1[3..0]、AA0[3..0]，B组分数输出端BB2[3..0]、BB1[3..0]、BB0[3..0]，C组分数输出端CC2[3..0]、CC1[3..0]、CC0[3..0]，D组分数输出端DD2[3..0]、DD1[3..0]、DD0[3..0]。
仿真分析：首先应该清楚，在计分器电路的设计中，按十进制进行加减分操作的，当出现时钟信号上升沿CLK就可以完成对参赛者加减分操作。智能抢答器记分模块的仿真时以加分操作为例。由仿真图3-10可知以下情况：
（1）系统设计过程中，当计分复位端RST=1时，并且组别输入信号CHOS=0000,其中的组别输入信号是抢答鉴别模块的输出信号，计分器复位，此时以上四组都不会产生加减分操作。
（2）然而当计分复位端RST=0时，此时计分器可以计分。当CHOS=0001时，组别显示为A组，此时主持人利用计分器对A组进行加减分操作；当CHOS=0010时，组别显示为B组，此时主持人则利用计分器对B组进行加减分操作；当CHOS=0100时，组别显示为C组，此时系统对C组进行加减分操作；当CHOS=1000时，组别显示为D组，此时对D组进行加减分操作。由仿真图可知，当主持人按下系统复位键RST键时，使分数复位，每位设置的初始分数为100分。当CHOS=1000时，即D抢答成功时，加分键ADD输入四个脉冲，DD1加到4，说明加分成功，成绩变为140分。其他抢答者抢答成功后的加分操作与此相同。减分的仿真与此类似，因为是以加法实现，本质与加分相同，当计分复位端RST=0时，可以计分。由仿真图可知，初始成绩均为100分。当CHOS=1000时，即D抢答成功时，减分键SUB输入四个脉冲，DD1加到4，说明减分成功，成绩变为60分。其他抢答者抢答成功后的减分操作与此相同。
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2009届电子信息工程（应用电子技术方向）专业毕业设计（论文）
4.4数显模块的仿真验证
利用Quartus II进行编译，综合，仿真，时序图如下：
图4-4数显模块的仿真时序图 引脚作用：
输入信号：AIN4； 输出信号：DOUT7。 仿真分析：
当AIN4= \， DOUT7输出\此时数码管显示0； 当AIN4= \， DOUT7输出\此时数码管显示1； 当AIN4= \， DOUT7输出\此时数码管显示2； 当AIN4= \， DOUT7输出\此时数码管显示3； 当AIN4= \， DOUT7输出\此时数码管显示4；
当AIN4= \， DOUT7输出\此时数码管显示5； 当AIN4= \， DOUT7输出\此时数码管显示6；
当AIN4= \， DOUT7输出\此时数码管显示7； 当AIN4= \， DOUT7输出\此时数码管显示8； 当AIN4= \， DOUT7输出\此时数码管显示9；
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4.5系统整体的仿真验证
图4-5系统整体的仿真时序图
注：为使仿真波形图清晰明了，且某些引脚在一定时间内总是保持同一值不变，故特将其简化，不予在此图中显示。
5 总结
5.1 此次抢答器设计结果
通过Quartus II的仿真，证明了本产品在实际运用中的正确性，完全可以实现预期任务的要求，在有一组信号抢答成功后蜂鸣器发出警报，在两组或两组以上信号同时抢答时视抢答无效，蜂鸣器不予响应。且计分器在实现计分功能时能够准确计数并将分数呈三位数显示，计时器在按下计时开始按钮后可以从60秒倒计时并通过译码器实时显示计时结果。
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2009届电子信息工程（应用电子技术方向）专业毕业设计（论文）
5.2 对该设计的建议
1.在抢答鉴别模块中，抢答成功后各组台号灯具有记忆功能，这一点会造成即使下一轮抢答没有抢答成功者（即有两人或两人以上同时按下抢答器），之前被点亮的led灯会仍然保持点亮状态。虽然此时可以根据有没有警报声来提示抢答是否有效，但是仍然不够完善；
2.在计时器模块内应增加计时结束报警功能，但是由于小组成员对vhdl语言运用不够熟练，在设计该项程序时遇到很多问题，进程之间不能很好的协调，故最终没有实现这一功能；
3. 在波形仿真时，当信号之间配合不当时有可能造成预期的结果不能在波形上得到正确显示，故应协调各个开关的功能及其有效时间然后进行仿真，方能得出正确的仿真波形。
4.另外，本产品还有需要改进的地方，如管脚过多，实际连接时不够简洁，容易造成连接错误。故应将各个模块综合起来设计总电路，但是由于成员对顶层程序设计这一部分不甚了解，故没有完成这一环节。
通过这次毕业设计我发现自己的不足。首先， 感觉简单，以为利用学过的课程做应该没什么问题。考虑不周全，导致系统功能设定时遇到不少困难。也耽搁了不少时间。其次，我发现自己对课本知识不是太熟悉，对开发工具的利用掌握的也不是很熟练，导致在编程、仿真时遇到不少麻烦。最后，由于大学期间接触电脑的机会不是太多，对基本的Word文档的掌握不是很熟练，在对论文的格式进行修改时花费了不少时间。这次设计也使我意识到，理论与时间之间的距离有多大。深刻体会到“纸上得来终觉浅，绝知此事要躬行”这句古话的含义了。在以后的学习生活中，我会尽量弥补我在这方面的欠缺和不足。由于本人能力有限，设计还有许多不足之处，还请老师给予指点。
致谢
经过几个月的时间，毕业设计已经结束，本设计是在赵老师的指导下完成的。我是一个积极爱
学习的人，在赵老师督促与耐心指导下我才能将我的毕业设计完成。在此首先谢谢赵老师的指导。
在整个设计过程中，我身边的同学特别是我的舍友，他们为我提供电脑、网络，使我查找资料更加方便。在此还要感谢实验室的老师们，谢谢你们在我需要的时候为我打开实验室的门，谢谢你们的信任。我的同组成员也给了我很大的帮助。帮我解决了很多细节上的问题，使我能够更好更顺利的完成我的毕业设计，谢谢你们。
通过做毕业设计我学到了很多，无论是理论知识还是实际操作，都让我受益匪浅。这些很大程度上得益于帮助过我的老师和同学，真的非常感谢你们。
最后，我还是要向百忙之中给我莫大帮助的赵老师表示感谢。还要 感谢的是我亲爱的重庆三峡学院以及学院的每一位领导、老师和同学。谢谢你们！
参考文献
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文超：基于VHDL的多路抢答器的设计
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[14].Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesis[M].Prentice Hall.2001: 56-60.
附录 源代码
LIBRARY IEEE; USE
IEEE.STD_LOGIC_1164.ALL;
1抢答器鉴别模块源代码
ENTITY LOCK IS
PORT (CLK,CLEAR:IN STD_LOGIC;
WARN : IN STD_LOGIC;
S0,S1,S2,S3 : IN Std_Logic ;
STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; STOP : OUT STD_LOGIC ;
LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END LOCK ;
ARCHITECTURE ONE OF LOCK IS
BEGIN
PROCESS(CLEAR,CLK,S0,S1,S2,S3 )
BEGIN
IF (CLEAR = '1')THEN
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