《集成电路设计原理》试卷及答案课件(2)

2018-12-27 19:57

《集成电路原理》期末考试试卷 参考答案

一、填空题:(共30分)

1.(1分)1947 2.(2分)集成电路中的晶体管数目(也就是集成度)大约每18个月翻一番 3.(3分)数字集成电路,模拟集成电路,数模混合集成电路 4.(4分)曝光,显影,坚膜,刻蚀 5.(4分)增强型NMOS,耗尽型NMOS,增强型PMOS,耗尽型PMOS 6.(3分)栅电极材料,栅氧化层的质量和厚度,衬底掺杂浓度 7.(2分)栅极,漏极,VDD,GND 8.(2分)动态功耗,静态功耗 9.(3分)4,3,2 10.(6分)(A?B)C?D,AB?AB,AB?C

二、画图题:(共12分)

1.(6分) 2.(6分)

VDDACYACBDBCAVDDBDY3?

三、简答题:(每小题5分,共20分)

1.答:n阱CMOS的制作工艺流程:1.准备硅片材料;2.形成n阱;3.场区隔离;4.形成多

晶硅栅;5.源漏区n+/p+注入;6.形成接触孔;7.形成金属互连;8.形成钝化层。 n阱的作用:作为PMOS管的衬底,把PMOS管做在n阱里。

2.答:场区氧化的作用:隔离MOS晶体管。

LOCOS工艺的缺点:会形成鸟嘴,使有源区面积比版图设计的小。 更好的隔离方法:浅槽隔离技术。

3.答:1.是一无比电路,具有最大的逻辑摆幅;2.在低电平状态不存在直流导通电流;

3.静态功耗低;4.直流噪声容限大;5.采用对称设计获得最佳性能。

4.答:动态电路的优点:1.减少了MOS管数目,有利于减小面积;

2.减小了电容,有利于提高速度; 3.保持了无比电路的特点。

动态电路存在的问题:1.靠电荷存储效应保存信息,影响电路的可靠性;

2.存在电荷分享、级联、电荷泄漏等问题; 3.需要时钟信号控制,增加设计复杂性。

四、分析设计题:(共38分)

6

1.(12分)解:计算MOSFET导电因子?:

?0?oxWW3.9?8.85?10?140.26?2???nCox()??n()?220???584.1(?AV) 4分 ?7LtoxL2.6?100.13当VGS?1.0V(>VT=0.3V)、VDS?0.3V(

12ID??[(VGS?VT)VDS?VDS]?96.3765(?A) 4分

2当VGS?1.0V(>VT=0.3V)、VDS?0.9V(>VGS?VT?0.7V)时,NMOS管处于饱和区,饱和区电流为:

ID??2(VGS?VT)2?143.1045(?A) 4分

2.(12分)解:

1) 设中间节点为C。分析知当电压满足VB < VG - VT < VA时,在电路达到稳态之后,M1和M2都导通。于是对M1而言,有

VGS?VT?0,即 Vc < VG -VT。

又VG - VT < VA,即 VDS?VGS?VT,故M1工作于饱和区。而对

M2而言,有VGS?VT?VDS,故M2工作于线性区。 3分 2) 依据NMOSFET和PMOSFET的电压反转对称性知,若两管都是PMOSFET,则M1

工作于线性区,M2工作于饱和区。 3分

3) 取一例证明。以此题中的NMOSFET和给定的偏压为例,两个NMOS管等效为一个

NMOS管后,依VB < VG - VT < VA知该等效管应工作于饱和区。故对M1、M2和等效管Meff有:

?ID1?K1(VG?VT?VC)2?22?ID2?K2[(VG?VT?VB)?(VG?VT?VC)] ?2I?K(V?V?V)DeffeffGTB?111ID1ID2IDeff??则有 由ID1=ID2=IDeff 知: ??K1K2KeffK1K2Keff即Keff = K1 K2 / (K1 + K2) 6分

7

3.(14分)解:先考虑瞬态特性要求:

????0.11.9?2?1??tf??f???0.1?2(1?1?)ln?tr??r??ln??2(1??)0.1?(1??)???(1??)???CC由??r?KV??f?KV??V0.28?????????V?0.3?0.25?0.233??V1.2V1.2??PPN2PP2NNLLPDDNDDTPTNPNDDDD?1.9?2?N0.1??? (4分)

得KP?4.08?10A/V?42,KN?4.22?10A/V?42 (2分)

?1?K1P?(W)?C(W)?0?OX2LPPOX??而??2LPPtOX (2?1??K?1(W)?C(W)?0?OXN2LNnOX?N?2LntOX?(W?)LP?8.09代入相关参数可得?,即

WP?1.052?m?W (2N?0.376?m?(W)LN?2.89?考察噪声容限:

由VVTN?1Kr?VDD?VTP?KrVTN?Vit = ?DD?VTP?0.607V (2

1?1Kr1?Kr分)

得:

?VNLM?Vit?0.607V?0.55V (2VNLM?VDD?Vit?0.593V?0.55V所以所设计的CMOS反相器符合题意要求,即

?WP?1.052?mW

N?0.376?m

8

分)

分)

分)


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