实验八 帧同步信号恢复实验
一、实验目的
1. 掌握巴克码识别原理。 2. 掌握同步保护原理。
3. 掌握假同步、漏同步、捕捉态、维持态概念。
二、实验内容
1. 观察帧同步码无错误时帧同步器的维持态。
2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。 3. 观察同步器的假同步现象和同步保护作用。
三、基本原理
（A）原理说明
一、帧同步码插入方式及码型 1．集中插入（连贯插入）
在一帧开始的n位集中插入n比特帧同步码，PDH中的A律PCM基群、二次群、三次、四次群，μ律PCM二次群、三次群、四次群以及SDH中各个等级的同步传输模块都采用集中插入式。 2．分散插入式（间隔插入式）
n比特帧同步码分散地插入到n帧内，每帧插入1比持，μ律PCM基群及△M系统采用分散插入式。
分散插入式无国际标准，集中插入式有国际标准。
帧同步码出现的周期为帧周期的整数信，即在每N帧（N≥1）的相同位置插入帧同步码。
3．帧同步码码型选择原则 （1）假同步概率小
（2）有尖锐的自相关特性，以减小漏同步概率
如A律PCM基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同步码的自相关特性如下图所示
R(j)
3 3 -6 -5 -1
-4 -3 -5
-5
7 -2 -1 -1
0 1 2 -1
-5
3
4
-5
3
3 5 6 j
-1
二、帧同步码识别
介绍常用的集中插入帧同步码的识别方法。设帧同码为0011011，当帧同步
码全部进入移位寄存器时它的7个
门限 4 输出端全为高电平，相加器3个输2 u0 比较器 L 1 出端全为高电平，表示ui=1+2+4=7。
门限L由3个输入电平决定，它们
1 2 4 ui 的权值分别为1，2，4。
相加器 Q Q Q Q Q Q Q
PCM码流
移位寄存器
比较器的功能为uo?1,ui?L???0,ui?L据此可得以下波形：
PCM码流 x0011011 数据码 x0011011 数据码 t
此脉冲对齐第一位数据
u0 t 三、识别器性能
设误码率为Pe，n帧码位，L=n-m，（即允许帧同步码错m位），求漏识别概率P1和假识别概率P2以及同步识别时间ts。 1．漏识别概率
m??n??Pe(1?Pe)正确识别概率为?Cn，故
??0mP1?1??(n??0?Pe(1?pe)?n??，m=0时P1?nPe
门限L越低，Pe越小，则漏识别概率越小。
2．假识别概率
m n位信码产生一个假识别信号的概率为P2?2?n?C??0?nm?0时P2?2?n
门限越高，帧码位数越多，则假识别概率越小。 3．同步识别时间ts
P1=P2=0时，ts=NTs，N为一个同步帧中码元位数，Ts为码元宽度 一个同步帧中产生一个假识别信号概率为(N?n)P2时
ts?(1?P1?NP2)NTs
分散插入帧同步码的同步识别时间为
ts?NTs
2?NP2，故当P1≠0、P2≠0
可见集中插入式同步识别时间远小于分散插入式的同步识别时间。 四、同步保护
无同步保护时，同步系统的漏同步概率PL等于识别器漏识别概率P1，假同步概率Pj等于识别器的假识别概率平P2。由上述分析可见。当信道误码率一定时，增大帧码长度、降低门限可减少漏同步概率，同时使假同步概率也足够低，但帧码太长，将降低有效信息的传输速度，是不允许的。这一矛盾可用同步保护电路解决。
1．后方保护
当帧同步系统处于捕捉态时，连续?个同步帧时间内识别器有输出时，同步系统进入同步状态，输出帧同步信号。 此措施可减小假同步概率。
也可以在采取此措施的同时提高门限电平以进一步减小假同步概率。 2．前方保护
当帧同步系统处于同步态时，连续β个同步帧时间内识别器检测不到帧同步码，则系统回到捕捉态。
此措施可以减小漏同步（假失步）概率。也可以在采取此措施的同时降低限电平，以进一步减小漏同步概率。
3．同步性能
设门限等于帧码码元数n，同步帧长为N比持，同步周期为TF秒，则
PL?(nPe)?Pj?N?2?n?
n?1 同步建立时间
（B）电路原理
tp?[1?(1??)N2?(1??)nPe2]??TF
在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。
帧同步模块的原理框图及电原理图分别如图8-1、图8-2所示。 本模块有以下测试点及输入输出点：
? NRZ-IN 数字基带信号输入点 ? BS-IN ? GAL ? ÷24
位同步信号输入点
巴克码识别器输出信号测试点 24分频器输出信号测试点
? TH 判决门限电平测试点
? FS-OUT 帧同步信号输出点/测试点 图8-1中各单元与图8-2中元器件的对应关系如下： ? ÷24分频器 ? 移位寄存器 ? 相加器 ? 判决器
计数器；
四位移位寄存器 可编程逻辑器件 可编程逻辑器件
? 单稳
单稳态触发器 与门 与门 与门 与门 或门 计数器 JK触发器
? 与门1 ? 与门2 ? 与门3 ? 与门4 ? 或门
? ÷3分频器 ? 触发器
BS-IN÷24÷24单稳FS-OUT与门3与门4或 门S-IN移 位寄存器相加器判决器GAL与门1与门2÷3置零 S 触 Q 发 R 器 QVCTH 图8-1 帧同步模块原理框图
从总体上看，本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器，图8-1中的其余部分完成同步保护功能。 移位寄存器由两片74175组成，移位时钟信号是位同步信号。当7位巴克码 全部进入移位寄存器时，UFS4的Q1、Q2、Q3、Q4及UFS5的Q2、Q3、Q4都为1，它们输入到相加器UFS6的数据输入端D0~D6，UFS6的输出端Y0、Y1、Y2都为1，表示输入端为7个1。若Y2Y1Y0=100时，表示输入端有4个1，依此类推，Y2Y1Y0的不同状态表示了UFS6输入端为1的个数。判决器UFS6有6个输入端。IN2、IN1、IN0分别与UFS6的Y2、Y1、Y0相连，L2、L1、L0与判决门限控制电压相连，L2、L1已设置为1，而L0由同步保护部分控制，可能为1也可能为0。在帧同步模块电路中有发光二极管指示灯P3与判决门限控制电压相对应，即与L0对应，灯亮对应1，灯熄对应0。判决电平测试点TH就是L0信号，它与指示灯P3状态相对应。当L2L1L0=111时门限为7，灯亮，TH为高电平；当L2L1L0=110时门限为6，P3熄，TH为低电平。当U52输入端为1的个数（即UFS6的IN2IN1IN0） 大于或等于判决门限于L2L1L0，识别器就会输出一个脉冲信号。
当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带
信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图8-3所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了÷24信号及帧同步器最终输出的帧同步信号FS-OUT，FS-OUT的上升沿稍迟后于GAL的上升沿。
S-INGAL÷24FS-OUT
图8-3 帧同步器信号波形
÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。÷24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。
同步器最终输出的帧同步信号FS-OUT是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。
电路中同步保护器的作用是减小假同步和漏同步。
当无基带信号输入（或虽有基带信号输入但相加器输出低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷3电路，÷3电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q的高电平把判决器的门限置为7（P3灯亮）、且关闭或门、打开与门1，同步器处于捕捉态。只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL信号同频同相的的周期信号（见图8-3）。识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为6（P3灯熄）、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号与单稳输出信号不同步，故与门1、与门4不输出假识别信号，从而使假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。实验中可根据判决门限指示灯P3判断同步器处于何种状态，P3亮为捕捉态，P3熄为同步态。
在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现三次漏识别，则÷3电路不