（2）建立源程序文件
如图 1.9 所示，选择 File>>New打开新建文件对话框如图 1.10 所示。
图1.10 新建Verilog HDL File
在如图 1.10 所示的新建文件对话框中选择 Verilog HDL File，按 OK建立一个空的文本文件，后缀名为.v。如图 1.11所示，选择 File>>Save As打开将 Verilog文件存盘的对话框，如图1.12 所示。
图1.11 Verilog HDL File编辑框
图1.12 保存Verilog文件
(3) 编译文件
点击Processing/Start Compilation对源文件进行编译，如果通过将会出现类似图1.13所示的信息。
图1.13 编译信息
（4）分配 FPGA 引脚
要执行 FPGA 引脚的分配，可按下面步骤进行：
a. 选择Assignments>>Assignment Editor打开引脚分配对话框如图1.14所示。 b. 在 CateGory下拉菜单中选择Pin。 c. 在 To 栏中，输入各引脚名称，在 Location 下拉选择相应的引脚，也可以在Location 下输入引脚号（如Pin_32）来快速定位。
d. 选择 File>>Save来保存分配，然后关闭Assignment Editor。
图1.14 引脚分配
（5）器件和引脚的其他位置
单击Assignments/Device,在出现的对话框中点击Device and Pin Options。在Device and Pin Options对话框中选择 Configuration 标签页按图 1.15 所示设置，即采用串行配置器件 EPCS1 的主动配置方式。在 Device&Pin Options 对话框中选择 Unused Pins标签页进行没有使用引脚的设置，按照图 1.16所示将未使用引脚设置为高阻输入，这样上电后 FPGA 的所有不使用引脚后将进入高阻抗状态。
图1.15 Configuration 配置
图1.16未用引脚配置
2）下载硬件设计到目标 FPGA 成功编译硬件系统后，将产生 logic.sof 的 FPGA 配置文件输出。本步骤简单介绍将 SOF 文件下载到目标 FPGA 器件的步骤。
A、 通过并口 BlasterII下载电缆连接实验平台JTAG口和主计算机，接通实验平台电源。 B、 在QuartusⅡ软件中选择 Tools>>Programmer。打开编程器窗口并自动打开配置文
件（logic.sof），如图 1.17所示。如果没有自动打开配置文件，则需要自己添加需要编程的配置文件。
C、 确保编程器窗口左上角的 Hardware Steup栏中硬件已经安装。 D、 确保 Program/Configure中的方框选中。 E、 单击 START开始使用配置文件对 FPGA进行配置，Progress栏显示配置进度。 5）观察 LED 的状态
观察实验平台上的发光二极管H1。看是否与设计相符。
图1.17编程窗口
将配置文件下载到 FPGA中，掉电后 FPGA中的配置数据将丢失。 5、电路连接 引脚分配
PIN_74 -to led\\[0\\] PIN_72 -to led\\[1\\] PIN_69 -to led\\[2\\] PIN_68 -to led\\[3\\] PIN_67 -to led\\[4\\] PIN_64 -to led\\[5\\] PIN_63 -to led\\[6\\] PIN_61 -to led\\[7\\] 5、实验参考程序
module led_test(led);//模块名LED_TEST.v output [7:0]led;//定义输出端口 assign
led = 8'b10101010;//输出0xaa endmodule