硬件工程师手册
c §3.2.4 MAX + PLUS II开发工具
1、引言
一个理想的可编程逻辑设计环境应当满足各种各样的设计要求：例如，应当支持具有不同结构的器件，能在多平台上运行，具有易于使用的界面并提供广泛的特性。而且，该设计环境还应当允许设计者自由选择他们使用的设计输入方法和工具。Altera的MAX＋PLUSⅡ开发系统是一种全集成化的可编程逻辑设计环境，能满足所有这些要求。
MAX＋PLUSⅡ设计环境提供的灵活性和高性能是无可比拟的。其丰富的图形界面，再加以完整、可即时访问的在线文档，使用户能又快又容易的学习和使用MAX＋PLUSⅡ。
□结构无关 MAX＋PLUSⅡCompiler（编译程序）是MAX＋PLUSⅡ系统的核心，它支持Altera的Classic、MAX5000、MAX7000、MAX 9000、FLASHlogic、FLEX 8000和FLEX 10K可编程逻辑器件系列，提供工业界唯一真正与结构无关的可编程逻辑设计环境。该编译程序（或称编译器）还提供强有力的逻辑综合与最小化功能，使用户比较容易将其设计集成到器件中。
□多平台 MAX＋PLUSⅡ可在基于486、奔腾之PC的Microsoft Windows或Windows NT下运行，也可以在Sun SPARC工作站、HP9000系列700工作站和DEC Alpha AXP工作站的X windows下运行。
□全集成化 MAX＋PLUSⅡ的设计输入、处理与校验功能一起提供了全集成化的一套可编程逻辑开发工具，可以加快动态调试，缩短开发周期。
□模块组合式工具软件 设计者可从各种设计输入、设计处理和设计校验选项（全部在3.2.4节中描述）中进行选择从而使设计环境用户化。需要时，还可保留初始的工具投入，并增添新性能。由于MAX＋PLUSⅡ支持各种器件系列，设计得不必学习新工具即可支持新结构。
□硬件描述语言 （HDL）MAX＋PLUSⅡ 支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera硬件描述语言AHDL。
□开放的界面 Altera的工作与CAE厂家联系紧密，MAX＋PLUSⅡ可与其它工业标准设计输入、综合与校验工具链接。它与CAE工具的接口符合EDIF 200和209、参数化模块库（LPM）、Verilog、VHDL及其它标准。设计者可以使用Altera或标准CAE设计输入工具去建立逻辑设计，使用MAX＋PLUSⅡ Compiler（编译程序）对Altera器件设计进行编译，并使用Altera或其它CAE校验工具进行器件或板级仿真。目前，MAX＋PLUSⅡ支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Date I/O、Intergraph、Minc、OrCAD等公司提供的工具的接口。
使用MAX＋PLUSⅡ软件进行设计的过程包括四个阶段：设计输入、设计处理、设计校验和器件编程。 2、设计输入
MAX＋PLUSⅡ能够将使用MAX＋PLUSⅡ设计输入工具或其它各种工业标准CAE设计输入工具生成的设计文件综合为一个设计体系。MAX＋PLUSⅡ各应用程序间高度的集成化允许信息在各应用程序之间自由地来回流动。例如，可以自动将编译、仿真和定时分析中识别的错误定位，并在原始的设计文件中将其加亮。如果一个设计（在MAX＋PLUSⅡ中叫做“Project”）中包括二级或多级层次结构，设计者可以从一个设计文件直接到达层次结构内所有的其它设计文件，无论这些文件是基于图形、文本或波形的。
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2.1、原理图输入与非符合编辑
图3.2.4.1 中所示，MAX＋PLUSⅡGraphic Editor（图形编辑器）能方便、快捷地输入设计原理图。这种“drag-and -drop”的图形编辑方法可以快速移动一个或多个对象，也可以移动整个一块区域。移动过程中，连线就像橡皮筋那样保持着。还可通过总线连接多个图元（Primitive）建立起符合阵列，从而使设计更加紧凑。该软件中有74系列的300多个及其它定制宏功能可供使用。
图3.2.4.1
2.2、硬件描述语言输入
MAX＋PLUSⅡ软件包含一个Text Editor（文本编辑程序），适用于输入和编辑用VHDL、Verilog HDL或AHDL（Altera硬件描述语言）编写的HDL（硬件描述语言）设计文件。MAX＋PLUSⅡCompiler（编译程序）可以对这些语言表达的逻辑进行综合并将其映射到Altera的任何器件系列中。
这些HDL中的每一种都能实现状态机、其值表、条件逻辑和布尔方程，也支持加、减、相符和比较复杂的设计了。 2.3、设计的波形输入
MAX＋PLUSⅡWaveform Editor（波形编辑程序或称波形编辑器）用于建立和编辑建立波形设计文件及输入仿真向量和功能测试向量。波形编辑程序还有逻辑分析仪的功能，设计者可以查看仿真结果。
波形设计输入最适合于时序和重复的函数。Compiler的先进的波形综合算法根据用户定义的输入波形及输入波形（经过寄存器的、组合的状态机逻辑的）自动生成逻辑关系。Compiler自动为分配状态位和状态变量。
波形编辑功能允许设计者对波形进行拷贝、剪切、粘贴、重复与伸展，从而可用内部节点，触发器和状态机建立设计文件；把波形组合成组，显示出二进制、八进制、十进制或十六进制值；通过把一组波形重迭到另一组波形上，对两组仿真结果进行比较。 2.4、底层编辑
MAX＋PLUSⅡFloorplan Editor（底层编辑程序）（图3.2.4.2）简化向器件引脚和逻辑单元分配逻辑的过程。设计方案中使用的表示每种器件的图形很容易进行逻辑布局。高层的
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和详细的器件视图都可供利用。设计者可在设计编译之前分配和逻辑单元，编译后再察看与修改结果。
图3.2.4.2
底层编辑程序的特性允许设计者观察器件中所有已分配的和未分配的逻辑。任何节点或引脚都可以被拉到新的位置。可以把逻辑分配给专用引脚和逻辑单元，也可分配给器件中更加合适的区域。
2.5、工业标准的CAE设计输入
MAX＋PLUSⅡ Compiler（编译程序）可以与产生EDIF200和290网表文件的其它CAE工具接口。Compiler使用库映射文件（.lmf）把其它CAE工具专用的符号和引脚名映射为MAX＋PLUSⅡ宏功能和基本门库单元。Altera为74系列的100多种器件及定制宏功能提供LMF（库映射文件），这些宏功能适合于Cadence、Mentor Graphics、Minc、OrCAD和Viewlogic等公司的工具生成的文件。Cadence、Exemplar、Intergraph、Mentor Graphics、Racal-Redac，Synopsys和Viewlogic公司也支持VHDL和Veilog设计输入。
MAX＋PLUSⅡ也支持使用参数化模块库（LPM，Library of parameteride modules）的设计输入。LPM标准描述计数器、加法器、多路选择器之类规模可变的宏功能，允许最佳设计信息在CAE 工具之间流通。MAX＋PLUSⅡ Compiler从EDIF网表文件读取LPM模块，自动进行优化，产生具有特定结构的宏功能。MAX＋PLUSⅡ支持LPM标准定义的所有门和运算部件。
MAX＋PLUSⅡ也能读取OrCAD的原理图文件（.sch）和Xilinx的网表格式文件（.xnf）,以便面向Altera器件，对设计进行编译和集成。 2.6、层次设计输入
层次设计可能包含用几种不同格式建立的设计文件，包括原理图输入、HDL设计输入、波形设计输入和EDIF（电子设计交换格式）。MAX＋PLUSⅡ在一个设计方案中支持多级层次。这种灵活性使设计者可以采用最适合于设计中每个部门的设计输入方法。MAX＋PLUSⅡ层次显示程序可以显示方案的层次结构，允许设计者穿越层次，自动打开适合于每个设计文件的编辑程序。
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3、设计原理
MAX＋PLUSⅡ处理一个设计时，Compiler（编译程序）在设计文件中读取信息并产生编程文件和仿真文件，Timing Analyze（定时分析程序）分析设计的定时，Message Processor （信息处理程序）自动定位错误。 3.1、自动错误定位
MAX＋PLUSⅡ的Message Processor 与MAX＋PLUSⅡ的所有应用程序通信，报告错误、信息，对于连线或句法等问题给出警告消息。设计者可利用它自动打开有错误源的文件，并以高亮度显示错误位置。见图3.2.4.3
图3.2.4.3
3.2、逻辑综合与试配
MAX＋PLUSⅡCompiler的Logic Synthesizer（逻辑综合）模块对设计方案进行逻辑综合并让你看到设计实现的真正结果（WYSIWYG：what-yuo-see-what-you-ger）。该模块选择合适的逻辑化简单法，并去除冗长逻辑，确保对某种特定的器件结构尽可能有效地使用器件的逻辑资料。还要去除设计方案没用的逻辑。
逻辑综合选择有助于设计师引导逻辑综合的结果。Altera提供三种“现成的”综合方式，可以为多种逻辑综合选择指定位置。可选择缺省方式，以设置缺省的综合选择；可以建立定制方式；还可以在被选择的逻辑功能上指定一些单独的综合选择。综合选择可以是面向特定器件系列专门设置的，以发挥器件结构的优势。很多先进的逻辑选择可以进一步扩展设计者对逻辑综合施加影响的能力。
Compiler 的Fitter（试配）模块应用试探法把经过综合的设计最恰当地用一个或多个器件实现。这种自动试配功能使设计者得以从冗长与布线工作中解脱出来。Fitter生成报告文件（Report File）（.rpf），该文件展示设计的具体实现以及器件中没使用的资料。 3.3、定时驱动的编译
Compiler（编译程序）可以实现用户指定的定时要求，例如，传播延时（tpD）、时钟到
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输出的延时（TCO）、建立时间（TSU）和时钟频率（FMAX）等。设计者可以为选定的逻辑功能指定定时要求，也可以把设计作为一个整体来指定定时要求。Fitter的报告文件提供详细信息说明设计中的定时要求是如何实现的。 3.4、设计规则检查
MAX＋PLUSⅡCompiler（编译程序）包括有Design Doctor（设计规则检查程序）。该程序检查每个设计文件，因为能够造成系统极可靠性问题，一般只有在设计已成为产品后才暴露出来。用户可以从预先定义的三组设计规则中选择一种，这种规则对设计的检查一个比一个彻底，用户也可以建立自己的一组规则。
设计规则的基础是可靠性，这涉及到含有异步输入、行波时钟、以时钟为基础的多级逻辑、置位与消除的配置及竞争条件等性能的逻辑。指明规则违反的情况，以帮助设计者决定在设计中需要编辑哪些部分。 3.5、多器件划分
如果整个设计不能装入一个器件，Compiler（编译程序）的Partitioner（划分）模块可将设计进行划分以装入同一器件系列的多个器件中。划分时力图使所需器件数目尽可能少，同时要使用于器件之间通信引脚数目最少。Fitter（试配模块）自动将逻辑装入指定的器件。
划分工作可以全部自动进行，可以部分由用户控制，也可以全部由用户控制进行。若设计太大无法装入指定器件，设计者可以指定增加器件的类型和数目。 3.6、工业标准输出格式
MAX＋PLUSⅡCompiler（编译程序）可以建立多种仿真环境里使用的网表。这些网表包含综合后的功能，以及其它标准设计校验工具进行器件级或板级仿真时可以使用定时信息。
以下接口可供使用： EDIF接口 建立EDIF200和290网表。 Verilog接口 建立与Verilog－XL仿真器一起使用的Verilog网表。 VHDL接口 建立与VHDL仿真器一起使用的VHDL网表。 3.7、编程文件的产生
Assembler（装配程序）模块为一个已编译的设计创建一个或多个编程目标文件（.pof）、SRAM目标文件（.sof）和/或JEDEC文件（.jed）。MAX＋PLUSⅡ编程器使用这些文件和标准的Altera硬件对所要求的器件进行编程。使用工业标准的其它编程设备也可对器件编程。此外，MAX＋PLUSⅡ可以产生Intel格式的十六进制（.hex）、Tab-ular文本文件（.ttf）和配置FLEX8000器件使用的串行Bit流文件（.sbf）。
4、设计校验
设计校验过程包括设计仿真和定时分析，使用是测试逻辑操作和设计的内部定时。Altera和各种CAE卖主均可提供设计校验软件。 4.1、仿真
MAX＋PLUSⅡ的仿真器具有灵活性，可以控制对单器件或多器件设计的仿真。仿真器使用编译期间生成的二进制仿真网表进行功能、定时的仿真，或对组合连接的多个器件作为一个设计进行仿真。
可以使用简明的向量输入语言定义输入激励，也可以使用MAX＋PLUSⅡ的波形编辑程序直接画出波形。仿真结果可以在波形编辑器或文本编辑器中看到，也可以作为波形文件或文本文件打印出来。
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