1、记录、整理实验结果，并对结果进行分析。
2、画出实测的电压传输特性曲线，并从中读出各有关参数值。
六、集成电路芯片简介
数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图2－1所示。识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，?依次排列到最后一脚（在左上角）。在标准形TTL集成电路中，电源端VCC一般排在左上端，接地端GND一般排在右下端。如74LS20为14脚芯片，14脚为VCC，7脚为GND。若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
七、TTL集成电路使用规则
1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。电源极性绝对不允许接错。
3、闲置输入端处理方法
(1) 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
(2) 直接接电源电压VCC（也可以串入一只1～10KΩ的固定电阻）或接至某一固定电压(＋2.4≤V≤4.5V)的电源上， 或与输入端为接地的多余与非门的输出端相接。 (3) 若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R≤680Ω时，输入端相当于逻辑“0”；当R≥4.7 KΩ时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc，一般取R＝3～5.1 KΩ。
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实验三 组合逻辑电路实验分析
一、实验目的
1. 掌握组合逻辑电路的分析方法与测试方法 2. 了解组合电路的冒险现象及其消除方法 二、实验原理
1. 组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其他功能的门电路。例如，根据与门的逻辑表达式Z?A?B?A?B得知，可以用两个与非门就可组合成一个与门。还可以组合成更复杂的逻辑关系。
2. 组合电路的分析是根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。
3. 组合电路设计过程是在理想情况下进行的，即假设一切器件均没有延迟效应，但实际上并非如此，信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因，各器件延迟时间的离散性很大。这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象（简称险象）。本实验仅对逻辑冒险中的静态0型与1型冒险进行研究。 如附图3-1所示的电路。
(a) 简单组合电路 （b） 输入A变化时的波形图
附图3-1 0型静态险象
其输出函数Z?A?A，在电路达到稳定时，即静态时，输出P总是1。然而在输入A变化时(动态时)从附图3-1(b)可见，在输出Z的某些瞬间会出现0，即当A经历1→0的变化时，Z出现窄脉冲，即电路存在静态0型现象。
同理，在附图3-2所示的电路，Z?AA，存在有静态1型险象。
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(a) （b）
附图3-2 1型静态险象
进一步研究得知，对于任何复杂的按“与或”或“或与”函数式构成的组合电路中，只要能成为A?A或AA的形式，必须存在险像。为了消除此险像，可以增加校正项，前者的校正项为被赋值各变量的“乘积项”，后者的校正项为被赋值各变量的“和项”。
还可以用卡诺图的方法来判断组合电路是否存在静态险像，以及找出校正项来消除静态险像。
三、实验设备与器件
1. +5V直流电源 3. 连续脉冲源
2.双踪示波器 4.逻辑电平开关
5. 0-1指示器
6. 74LS00 74LS08 74LS32 74LS86 四、实验内容
组合逻辑电路的分析是根据所给的逻辑电路，按逻辑门的连接方式，逐一写出相应的逻辑表达式，然后写出输出函数的表达式，列出真值表，并画出卡诺图判断能否简化。
(一)分析测试半加器的逻辑功能 1. 写出附图3-3的逻辑表达式
附图3-3 由与非门组合成的半加器电路
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2.根据表达式列出真值表，并画出卡诺图判断能否简化 A 0 0 1 1
B 0 1 0 1 Z1 Z2 Z3 S C
3.根据附图3-3，在实验箱选定两个14P插座，插好两片74LS00，并接好连线，A、B两输入接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入插口。按下表的要求进行逻辑状态的测试，并将结果填入表中，同时与上面真值表进行比较，两者是否一致。
A 0 0 1 1
(二)分析、测试用异或门74LS86和与非门74LS00组成的半加器逻辑电路，根据半加器的逻辑表达式可知，半加的和S是A、B的异或，而进位C是A、B的相与，故半加器可用一个集成异或门和二个与非门组成，如附图3-4所示。测试方法同(一)3项，将测试结果填入自拟表格中，并验证逻辑功能。
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B 0 1 0 1 S C