基于CPLD的多功能脉冲分配器系统的设计
A相继续通电，同时接通B相。由A、B两相各自建立的磁场合成以C?C'为轴线的合成磁场，其磁路分布如图5-3（b）所示。这时，转子齿既不对准A相，也不对准B相，而是对准A、B两极轴线的角等分线，使转子齿相对于定子齿转过1/6齿距，即1.5?。第三拍，A相切断，仅B相保持接通。这时，由B相建立的磁场与单三拍时B相通电的情况一样，磁路分布如图5-3（c）所示。转子齿相对于A相定子齿转过了3?。同理，第四拍保持B相通电，再接通C相，?。绕组励磁以A—AB—B—BC—C—CA—A时序（或反时序）转换6次，磁场旋转一周，转子前进一个齿矩，每次切换均使转子转动1.5?，故这种通电方式称为三相六拍工作方式。
图5-3 六拍分配方式的磁场图
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5.2.2 双三拍工作
这种工作方式每次都有两相导通，两相绕组处在相同电压之下，以AB—BC—CA—AB（或反之）方式通电，故称为双三拍工作方式。以这种方式通电，转子齿所处的位置相当于六拍控制方式中去掉单三拍后的三个位置，具体磁路见图5-3（b）、（d）和（f）。它的步距角计算公式与单三拍时的公式相同。
由上述分析可知，要使磁阻式步进电机具有工作能力，最起码的条件是定子极分度角不能被齿距角整除，且应满足下列方程：
极分度角/齿距角= R?K?1m （5-1）
进一步简化得齿数 Z:
Z?q(mR?k) （5-2） 式中：m-----相数；
q-----每相的极数；
k-----?（m-1）的正整数；
R-----正整数，为0、1、2、3 ?；
按选定的相数和不同的极数，由上式（5-2）就可推算出转子齿数。
6 结 束 语
设计的脉冲分配器可以控制三相步进电机。通过MODE可以选择三相六拍和双三拍不同的工作方式；改变DIR控制的高低电平，使步进电机能够改变正、反转；同时可以根据分频器的三个控制端
a1、a2和a3的不同组合，选择相应的输出频率
脉冲来控制电机的不同转速。不同的模式选择可以适应不同的场合需要。
由于采用了可编程逻辑器件和VHDL语言，而CPLD芯片可以重复擦写，因此只需稍微改动程序，在无需改变电路的结构情况下就可以方便地构成四相、五相等各种步进电机的脉冲分配器；而稍改电路输出结构又能实现不同功能的转换，如：可使脉冲分配器输出多路脉冲以驱动多台步进电机。这种基于芯片的设计方法将是今后数字系统设计的主流。
另外，所设计的系统也存在一定的缺陷，如状态机设计的程序语言在仿真过程中存在一定的延时现象；分频功能只限于1—8分频，使步进电机转速范围有限；驱动放大电路的电磁噪音相对较大等一些问题。因此需要进一步改进和完善，特别是对于程序设计方面的加工尤为重要，同时对硬件的完善也是十分必要的。设计系统整体性能的提高，使步进电机能够更加方便、精确、灵活的运行工作。
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基于CPLD的多功能脉冲分配器系统的设计
参考文献
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盐城工学院本科生毕业设计说明书（2007）
致 谢
四年的大学生活转眼即逝，这段美好的求学生涯将是我人生最难忘的经历。 首先要感谢指导老师成开友副教授，正是在他的精心指导下，使我的设计工作得以顺利完成。在整个设计过程中，成老师在各方面给予了我无尽的关心、帮助和教诲。从设计的选题、设计的研究到设计说明书的撰写，以及最后的修改和完善，无不凝聚着老师的心血和汗水。成老师严谨的治学态度和实事求是的工作作风使我终身受益。在此向一直以来关心和帮助我的成老师表示衷心的感谢。
同时感谢给予我帮助的各位老师。
最后我还要感谢培养我长大含辛茹苦的父母，谢谢你们。
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韩 清 2007-06-14
基于CPLD的多功能脉冲分配器系统的设计
附 录
附录1 顶层文件程序清单
library IEEE;
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; entity top_level is
port (cp : in std_logic;
a1, a2, a3 : in std_logic; rst : in std_logic; dir : in std_logic; ex : in std_logic; mode : in std_logic;
outA, outB, outC : out std_logic); end top_level;
architecture rt1_top_level of top_level is signal clk_out : std_logic; component divider
port (cp : in std_logic; a1 : in std_logic; a2 : in std_logic; a3 : in std_logic; rst : in std_logic;
clk_out : out std_logic); end component;
component double3and6 port (cp : in std_logic; dir : in std_logic; ex : in std_logic; mode : in std_logic;
outA, outB, outC : out std_logic); end component;
signal clk_T : std_logic; begin
u1 : divider port map (cp => cp, a1 => a1, a2 => a2, a3 => a3,
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