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图4.2 8线-3线优先编码器功能时序分析
4.2 3线-8线译码器仿真及时序分析
3线-8线译码器由VHDL程序实现后，其仿真图如图4.3所示：
图4.3 3线-8线译码器功能时序仿真图
对其仿真图进行仿真分析：cs译码输出标志，datain为输入信号组，它由 datain[2]-datain[0]三个二进制代码输入信号组成。Dataout为输出信号组， 它由 dataout[7]-dataout[0]八个输出信号组成。cs为1时候表示输出。当输入为：111时，译码后为指定的状态，即输出10000000，紧接着依次类推，当输入为：110时，输出输出01000000，当输入为101时，输出00100000，当输入为100时，输出00010000，输入011时，输出为00001000，输入为010时，输出00000100，输入为001时，输出00000010，输入为000时，输出为00000001。 3线-8线译码器的时序分析如图4.4所示：
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图4.4 3线-8线译码器的时序分析
4.3 2线-4线译码器仿真及时序分析
2线-4线译码器由VHDL程序实现后，其仿真图如图4.5所示：
图4.5 2线-4线译码器功能时序仿真图
对其仿真图进行仿真分析： i为输入信号组，它由i[1]-i[0]两个二进制代码输入信号组成。o为输出信号组， 它由o[3]-o[0]四个输出信号组成。当输入为：11时，译码后为指定的状态，即输出1000，紧接着依次类推，当输入为：10时，输出输出0100，当输入为01时，输出0010，当输入为00时，输出0001。 2线-4线译码器的时序分析如图4.6所示：
图4.6 2线-4线译码器的时序分析
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5 结束语
通过两星期的紧张工作，最后完成了我的设计任务——基于VHDL的编码器和译码器的设计。通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。希望学校以后多安排一些类似的实践环节，让同学们学以致用。
在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事工作会有一定的帮助。在应用VHDL的过程中让我真正领会到了其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。
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致谢
本设计是在老师的精心指导和严格要求下完成的，从课题选择到具体设计和调试，都得到的悉心指导，无不凝聚着的心血和汗水，她多次为我指点迷津，帮助我开拓设计思路，精心点拨、热忱鼓励。她渊博的知识、开阔的视野和敏锐的思维给了我深深的启迪。通过这次课程设计我师那学到不少有用的知识，也积累了一定的电路设计的经验。
最后非常感谢老师对我的指导与大力的帮助。
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参考文献
[1] 赵岩，林白，王志强．实用EDA技术与VHDL教程[M]．北京：人民邮电出版社，2011．
[2] 李洋．EDA技术实用教程[M]．北京：机械工业出版社，2009．
[3] 李云，侯传教，冯永浩．VHDL电路设计实用教程[M]．北京：机械工业出版社，2009．
[4] 胡晓光．数字电子技术基础[M]．北京：高等教育出版社，2010．
[5] 包健，冯建文，章复嘉.计算机组成与系统结构[M]. 北京：高等教育出版社，2009
[6] 王金明.数字系统设计与VHDL[M].北京:电子工业出版社,2010
[7] 马建国，孟宪元.FPGA现代数字系统设计[M].北京：清华大学出版社，2010
附 录