第二章 嵌入式处理器
嵌入式处理器是嵌入式系统的硬件核心构件，内部含有嵌入式CPU、存储器以及不同用途的I/O控制器电路。其体系结构的不同直接影响着嵌入式系统开发工具的选择、应用程序的编写。嵌入式系统设计中，嵌入式处理器构件的设计途径通常由直接选择现有构件设计和采用EDA技术进行设计。
2.1 EDA与可编程逻辑器件
在嵌入式系统设计过程中，嵌入式处理器可以通过选择市场上现有的、满足或基本满足要求的ASIC(SOC)来获得，也可选择现有嵌入式处理器IP核利用EDA工具构建满足要求的嵌入式处理器或者利用EDA工具自行设计满足要求的嵌入式处理器。下面介绍相关的概念。 2.1.1 EDA
EDA电子设计自动化（Electronic Design Automation）是一种电子系统设计方法。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。
（EDA软件功能，EDA设计的目标电路）
EDA软件功能 能自动完成（逻辑）编译、（逻辑）综合、结构综合（布线）、逻辑优化、仿真测试，实现既定的电子系统功能。 EDA设计的目标电路（产品） 包括
全定制的ASIC 半定制的ASIC
CPLD/FPGA-SOPC电路； PCB印制电路板。
2.1.2 ASIC设计流程
嵌入式系统中广泛使用ASIC（Application Specific Integrated Circuit），它具有体积小、功耗低、成本低、性能高（速度高、可靠性好）、保密性好等特点；但其
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又有灵活性差、开发周期长、不便于修改和升级等缺陷。
自上而下设计法是常用的ASIC设计方法，采用此方法，设计人员从系统总体需求出发，自上而下逐步地将设计细化，最后完成系统硬件的整体设计。自上而下的ASIC设计步骤如下：
1．概念设计。从系统实现目标着手，进行功能设计。以系统功能的逻辑实现
结构图或文字描述为设计结果。
2．系统架构/软硬件划分。划分目标系统内部主要模块，确定目标电路对外体
接口。确定软硬件的功能划分。以系统体系结构图和文档描述为现
创设计结果。 新
思 3．构建模块与接口。划分系统主要模块内部的子模块，确定内部子模块间的维 接口（是系统架构的细化）。
4．行为域描述。用HDL语言描述系统功能、子模块功能，一般在RTL级层
次上展开设计。也可使用图形输入方式（库元、状态图）进行描述。设计成果以HDL文件或库元图形文件或状态图形文件展现。
5．功能仿真（前仿真）。用仿真工具对RTL级层次的HDL描述程序进行功
能仿真，检查逻辑模型和逻辑功能的正确性。以仿真报告形式提交仿真结果。
6．逻辑综合与优化。是将RTL级层次描述程序转换成基本逻辑单元表示的
网表文件和标准实验文件。以综合报告、门级网表文件形式提交
由
综合与优化结果。
ED 7．布局布线设计 。将设计文件映射到目标芯片工艺的制定位置。以门级网A
表文件、物理版图形式提交设计结果。 软
件8．时序仿真（后仿真）。 工
具完9．适配与验证。 成
10．硬件测试。（对于ASIC－对照版图制造测试；
对于FPGA－映像文件下载到FPGA测试）
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2.1.3 可编程逻辑器件
1．流行的可编程逻辑器件（PLD）
Altera系列 Xilinx系列 Lattice系列 CPLD FPGA
2．流行的硬件描述语言（HDL） VHDL Verilog System C SystemVerilog
3．基于PLD的电子系统设计流程 设计准备工作 设计输入 功能仿真
设计处理（优化、综合、适配、布局布线） 时序仿真(后仿真) 器件编程于测试
2.2 系统级芯片（SOC）
1．IP（Intellectual Property）包含内容 2．系统级芯片SOC 3．SOC与IP核标准化
2.3 IP核形态与优选原则
1．形态：
软核_灵活性大，可重定目标电路；拥有全部的源代码，创新的潜力大。
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固核_在软核的基础上，布局的结构性综合，初步的工艺映射。以RTL描述和网表形式形式提交。
硬核_半导体工艺的物理设计，有固定拓扑布局和工艺，经过工艺验证。以电路物理结构掩模版图和全套的工艺文件提交。
2．优选原则：
从可重用性，高灵活性角度：优先选软核，其次选固核，下策选硬核 从性能保障，短开发周期角度：优先选硬核，其次选固核，下策选软核
2.4 IP核互联与片上总线（OCB）
1．IP核互联拓扑结构
单共享总线结构：它通过不同地址的解码来完成不同主/从部件的互联及总线复用。图。
多层次和多总线型共享总线（集群加桥接器型共享总线）：可分为系统总线和外围总线。可提供多个并行总线，对主/从部件之间进行点对点连接，以实现一对主/从部件的高速互联。
示例多总线IP核互连示意图：系统总线，外围总线，桥接器互连，仲裁器 2．国际上流行的片上总线标准结构示例 片上总线（OCB）标准定义了：
总线的通信架构，
模块之间的初始化、仲裁方式、收发寻址方式、数据线宽、驱动方式等
流行的OCB：
IBM的CoreConnect（应用高性能系统的连接）
Altera的Avalon是SOPC上的IP核互联技术，已成为插件集成于Quartus II。 是连接片上处理器核其它IP核的一种简单的总线协议，规定了主部件和从部件之间进行连接的端口和通信时序。示意图。
ARM的AMBA是先进的微控制器总线结构。
2.5 低功耗设计
1．硬件低功耗设计： CMOS芯片为主的功耗：
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动态功耗（交流开关功耗）_负载电容执行开关操作而充放电引起的功耗 静态功耗（直流功耗）_漏电流引起的功耗
降低功耗：降低电压，时钟频率，减少电容负载，降低静态电流
采用动态电源管理技术（电源工作模式_等待、停止、空闲低功耗） 采用动态电压缩放技术（电压调节程序，决定最佳工作电压） 2．软件低功耗设计：
低功耗编译优化技术，优化编译算法（电路优化），使得编译调试后的电路（代码）运行于低功耗状态。
减少CPU运算量 用中断替代轮询 降低采样频率等
2.6作业 1．ASIC（SOC）设计的基本流程
2．IP核形态与选择原则
3．IP核互连的主要拓扑结构
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