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图3-12 DS1302有关日历、时间的寄存器
小时寄存器（85h、84h）的位7用于定义DS1302是运行于12小时模式还是24小时模式。当为高时，选择12小时模式。在12小时模式时，位5是 ，当为1时，表示PM。在24小时模式时，位5是第二个10小时位。
秒寄存器（81h、80h）的位7定义为时钟暂停标志（CH）。当该位置为1时，时钟振荡器停止，DS1302处于低功耗状态；当该位置为0时，时钟开始运行。
控制寄存器（8Fh、8Eh）的位7是写保护位（WP），其它7位均置为0。在任何的对时钟和RAM的写操作之前，WP位必须为0。当WP位为1时，写保护位防止对任一寄存器的写操作。
（2）DS1302有关RAM的地址
DS1302中附加31字节静态RAM的地址如图3-13所示。
图3-13 静态RAM
2.读写时序说明
DS1302是SPI总线驱动方式。它不仅要向寄存器写入控制字，还需要读取相应寄存器的数据。
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要想与DS1302通信，首先要先了解DS1302的控制字。DS1302的控制字如图3-14。
图3-14 控制字（即地址及命令字节）
控制字的最高有效位（位7）必须是逻辑1，如果它为0，则不能把数据写入到DS1302中。
位6：如果为0，则表示存取日历时钟数据，为1表示存取RAM数据； 位5至位1（A4～A0）：指示操作单元的地址；
位0（最低有效位）：如为0，表示要进行写操作，为1表示进行读操作。 控制字总是从最低位开始输出。在控制字指令输入后的下一个SCLK时钟的上升沿时，数据被写入DS1302，数据输入从最低位（0位）开始。同样，在紧跟8位的控制字指令后的下一个SCLK脉冲的下降沿，读出DS1302的数据，读出的数据也是从最低位到最高位。数据读写时序如图3-15所示。
图3-15 数据读写时序
图3-15 数据读写时序
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3 .RTC时钟电路
3.5.2时钟显示电路
本设计主要采用六位独立的数码管分别显示时钟。电路如图3-16所示。数码管可分为共阳和共阴。本设计采用共阳数码管。每一个数码管通过一个9012三极管放大电流。9012为PNP型三极管，当SEL端出现低电平时，数码管被选通。反之，当SEL拉高时，数码管不显示。
图3-17 数码管显示
图3-16 时钟电路
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第四章 基于FPGA的LED点阵显示的软件设计
4.1 Verilog HDL编程语言及编译器概述
4.1.1 Verilog HDL语言综述
FPGA的编程语言常用的有二种，一种是VHDL，一种是Verilog HDL。
Verilog HDL是一种非常容易掌握的硬件描述语言，而VHDL语言是一个规模庞大的语言,在使用它之前完全学会它是很难的。Verilog是专门为复杂数字系统的设计仿真而开发的，本身就非常适合复杂数字逻辑电路和系统的仿真和综合。由于Verilog在其门级描述的底层，也就是在晶体管开关的描述方面比VHDL有更强的功能，所以，即使是VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库所支持的[1]。Verilog适合系统级（system）、算法级（alogrithem）、寄存器传输级（RTL）、逻辑级（logic）、门级（gata）、电路开关级（switch）设计，而SystemVerilog 是Verilog语言的扩展和延伸，更适用于可重用的可综合IP和可重用的验证用IP设计，以及特大型（千万门级以上）基于IP的系统级设计和验证。
Verilog HDL作为一种高级的硬件描述编程语言，与C语言的风格有许多类似之处。其中有许多语句，如if语句、case语句和C语言中的对应语句十分相似。
4.1.2 Quartus II 软件综述
Altera公司的Quartus II设计软件提供了完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统（SOPC）提供全面的设计环境。Quartus II软件含有FPGA和CPLD设计所有阶段的解决方案，如图4-1所示。
图4-1 Quartus II设计流程
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Quartus II设计工具支持基于VHDL、Verilog HDL和图形的设计，其内部嵌有VHDL、Verilog HDL逻辑综合器。Quartus II 可以利用第三方的综合工具进行逻辑综合，也可以利用第三方的仿真工具（如Modelsim）进行仿真。此外Quartus II与MATLAB和DSP Builder 结合，可以进行基于FPGA的DSP系统开发。使用Quartus II内嵌的SOPC Builder，配合Nios II IDE集成开发环境，可以开发Nios II嵌入式软核处理器[2]。
4.1.3 ModelSim 仿真软件综述
ModelSim由Mentor Graphics 公司的子公司Model Tech公司开发，是业界最优秀的HDL语言仿真器。它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器，是进行FPGA/SOPC设计的RTL级和门级电路仿真的首选。ModelSim最大的特点是其强大的调试功能，先进的数据流窗口，可以迅速地追踪到产生不定或者错误状态的原因；性能分析工具帮助分析性能瓶颈，加速仿真；代码覆盖率检查确保测试的完备；多种模式的波形比较功能；可以实现与Matlab的Simulink的联合仿真。
4.2 系统软件总体结构
图4-2 系统软件总体模块结构
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