南昌航空大学学士学位论文
致 谢
在本课题的整个设计制作过程中，得到了许多老师和同学的帮助，借此机会向他们表示诚挚的谢意。
首先感谢离去的徐精华老师。在大半个学期里，徐老师带着病痛坚持每周找学生交流，耐心地指导我们，细心地帮助我们度过每一个问题。但是，无情的病魔将我们和蔼可亲的徐老师带到了另一个世界。虽然，徐老师的离去使我的心情低落了一段时间，但是他的那份执着的精神，认真的工作态度可能影响我一辈子。逝者安息，生者奋进，徐老师的教诲学生铭记在心。
同时，感谢邹琼老师。在设计过程中，邹老师给予我宝贵的建议，帮助对本设计的原理，PCB走线方面以及电路的调试方法的认真指导，保证了本设计的设计及制作过程顺利完成。从邹老师那里学到的不仅仅是学术方面的知识，更重要的是严谨的治学态度，科学的分析问题、解决问题的思维方法。
感谢信息工程学院的各位老师，正是因为他们一丝不苟、任劳任怨的教学态度，对学生的严格要求，我们才能具有扎实的基本功来进行本次毕业设计。
还要感谢老师们为我们的毕业设计提供了良好的设计环境和仪器设备。有了这些，我们才能够高效率的完成本次设计。
最后，在我即将毕业之际对南昌航空大学信息工程学院所有老师表示深深的谢意，在您们的指导下我学到了许多理论知识，并在实践性环节中不断提升自己的动手能力，形成了良好的分析问题、解决问题的能力，衷心感谢你们！
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附 录 附录A：原理图
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附录B：
FPGA I/O口分配表
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附录C：代码
主模块
Dianzheng.v
module dianzheng( input CLK, input RSTn, input RX_Pin_In, output AB, output s_clk, output ser, output sclk, output rclk, input [4:0] Key_In, output rst, output [7:0] smg_data, output [5:0] scan, output sclk_rtc, inout SIO ); wire isdone;
wire [31:0] rdata; rx_tx_interface u0 (
.CLK(CLK), .RSTn(RSTn), .RX_Pin_In(RX_Pin_In), .write_data(rdata[31:16]), .isdone(isdone) );
du_read u1( .CLK(CLK), .RSTn(RSTn), .du_data(rdata[15:0]), .isdone(isdone) ); wire [4:0] Key_Out; key_interface u2( .CLK(CLK), .RSTn(RSTn), .Key_In(Key_In), .Key_Out(Key_Out) ); wire [31:0] data; column_control u3( .clk(CLK), .rst(RSTn), .key_left(Key_Out[2]), .key_right(Key_Out[1]), .key_stop(Key_Out[0]), .rdata(rdata), .data(data) ); wire [15:0] row_data; row_control u4( .clk(CLK), .rst(RSTn),
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