三、单元电路设计
本次电路设计引入一种新的设计方法——层次电路设计法。层次电路的设计方法主要分为自上而下（先设计总电路再设计各自电路）和自上而下（先设计各自电路再设计总电路）两种，这里用到的是自上而下的方法。
3.1秒脉冲产生电路
秒脉冲产生电路的功能是产生标准秒脉冲信号，主要由振荡器和分频器组成。振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，可由石英晶体振荡电路或555定时器与RC组成的多谐振荡器构成。一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大，故设计时一定要根据需要设计出最佳的电路。石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点，但是如果精度要求不高的话可以采用555构成的多谐振荡器。
秒脉冲产生电路在此例中的主要功能有两个：一是产生标准秒脉冲信号，二是可提供整点报时所需要的频率信号。在下面电路设计中，为了简化电路，秒脉冲产生电路用一个1Hz的秒脉冲时钟信号源替代。
3.2.1方案一 555构成的多谐振荡器 秒脉冲产生电路主要是由一个555定时器和三个十进制计数器74160构成。其中，555定时器与RC组成多谐振荡器，三个计数器74160组成分频器。其逻辑图如图3.1所示。 1kΩ1kΩ3个74160470nF10nF 图3.1.1 555构成的多谐振荡器而成的秒脉冲产生电路逻辑图 其中555定时器的引脚图和功能表如图3.2和图3.3所示，其中选取R1=R2=1kΩ，C1=470nF，C2=10nF，从而多谐振荡器的频率为： f?1/0.7?R1?2R2?C?1/0.7*?1?2*1?*4.7*10?6?1kHz
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图3.1.2 555定时器的引脚图
输入输出输出(VO)放电管T010不变1413121115阈值输入(VI1)触发输入(VI2)复位(RD)×2VCC32?VCC32?VCC3??×1VCC31?VCC31?VCC30111导通截止导通不变 图3.1.3 555定时器的功能表 QAQBQCQDRCO74160N~LOAD~CLR91CLK2
图3.1.4 计数器74160的引脚图 图3.1.5 计数器74160的逻辑图
7103456ENPENTABCD
图3.6 计数器74160的功能表
160为可预置的十进制同步计数器，共有 74160和74LS160两种线路结构型式，其管脚图如图3.1.4所示, 160 的清除端是异步的，当清除端/MR为低电平时，不管时钟端CP状态如何，即可完成清除功能。
160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0－Q3与数据输入端P0－P3一致。当CP由低至高跳变或跳变前，如果计数控制端CEP、CET为高电平，则/PE 应避免由低至高电平的跳变。160 的计数是同步的。靠CP同时加在四个触发器上而实现的。当CEP、CET 均为高电平时，在CP上升沿作用下Q0－Q3同时变化，从而消除了异步计数器中出现
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的计数尖峰。对于74160，只有当 CP 为高电平时，CEP、CET 才允许由高至低电平的跳变。160有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为 Q0 的高电平部分。在不外加门电路的情况下，可级联成N 位同步计数器。
计数器74160的引出端符号如下：
电路中多谐振荡器输出的是1kHz的脉冲信号，此信号作为第一级计数器的时钟信号。计数器的四个使能端ENP、ENT、LOAD、CLR均接高电平、由于74160是十进制计数器，因此计数器每计数满10次有一个进位信号，此信号即为第一级计数器分频后得到的100Hz的脉冲信号，将这个信号接在下一级计数器的时钟信号端CLK则可实现继续分频，经过两个74160逐级分频后依次得到10Hz和1Hz的脉冲信号。其电路仿真图如图3.7所示，用一个四通道的示波器可以清楚看到四个脉冲信号的波形如图3.1.8所示。
VCC5V81kΩ476RSTDISTHRTRICONU1OUT3345671091ABCDENPENTVCCU2QAQBQCQDRCO14131211151kΩ25~LOAD~CLRCLKGND2C1470nFVCC5VU33456710912ABCDENPENT~LOAD~CLRCLKC210nF1LM555CM74160NU4QAQBQCQDRCO14131211153456710912ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO1413121115U8A74LS04DIO174160N74160N
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图3.1.7 秒脉冲产生电路仿真图
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图3.1.8 千分频秒脉冲信号仿真波形
3.2.2方案二 石英晶体振荡电路
脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图3.1.9所示。
20pF74LS7410Q1Hz3～20pFCD406011R12Q143C11D
32768Hz22MΩ图3.1.9石英晶体振荡而成的秒脉冲产生电路逻辑图
? 首先是晶体振荡电路：
电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。
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图3.1.10 石英晶体振荡电路
晶体XTAL的频率选为32768Hz。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。其中C2的值取5~20 pF，C1为20pF。C2作为校正电容可以对温度进行补偿，以提高频率准确度和稳定度。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为1MΩ~100MΩ。 本设计中取22MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。
? 然后是分频器电路：
通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将32768Hz的振荡信号分频为1Hz的分频倍数为32768(215)，即实现该分频功能的计数器相当15级2进制计数器。常用的2进制计数器有74LS74等。
在这里中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。
CD4060计数为14级２进制计数器，可以将32768Hz的信号分频为2Hz，其内部框图如图3.1.11所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。
图3.1.11 CD4060内部框图 图3.1.12 CD4060引脚图 74LS74内含两个独立的D上升沿双d触发器，每个触发器有数据输入（D）、
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