常州信息职业技术学院电子与电气工程学院 毕业设计论文
4.2整个系统的性能指标
考虑到同类国产的示波器的性能指标，以及在具体电路中整个系统的实现难9易程度。故将设计目标定位于带宽在100M左右的数字存储示波器。并从成本等方面考虑，整个示波器系统只做了一个通道。采用的芯片也是尽量采用比较容易在市场上买到的和相对便宜的。同时由于时间等原因，本文只完成了整个系统的硬件设计和部分驱动程序的编写。并且对硬件电路进行了调试。调试的电路结果基本上达到了当初所想要达到的指标。但整个系统集成起来的调试工作还没有进行。
便携式数字存储示波器期望达到的具体设计参数如下： ①带宽：100MHZ(重复带宽) ②通道：单通道
③采样率：100MSPS(实时采样)； ④垂直分辨率：8位
⑤垂直灵敏度：10mv-5v/div ⑥水平灵敏度：2.5ns-5S/div ⑦输入阻抗：1MΩ
⑧工作模式：自动，单次，常规 ⑨存储深度：4KB
⑩显示：LCD(黑白；整个屏幕192x64点阵；对比度可调)
4.3系统的实现方案
数字存储示波器的设计方法一般是：信号通过调理电路之后，送到AD转换器将被测信号数字化，并将数据存入到存储器中，在信号出现触发脉冲之后，就可以开始显示数据。然后处理器从存储器中读出数据，直接以数字信号(显示器为液晶的时候)的形式，送到相应的显示器中进行显示波形。
方案：采用DSP+FPGA+单片机来实现整个系统。本设计就采用这个架构。这个结构既继承了采用DSP和FPGA的优点，同时也克服了因为LCD和键盘处理电路的速度慢而导致浪费DSP的时间资源的这个缺点。在本方案中，把LCD和键盘处理电路全部交给单片机进行管理。在这里DSP把数据通过多缓冲串口发送给单片机，然后由单片机把从DSP中接收到的数据送到LCD中去显示。同时单片机也可以读取键盘中的数据，通过串口发送给DSP芯片，进而去控制相关的电路。
系统的整体设计框图如图4-2所示。
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图4-2 系统的整体设计框图
4.3.1实现方案的介绍
从图4.2中可以看出，整个硬件平台和其他的数字存储示波器一样也是采用模块化设计的方式，整个系统基本上是由三大部分模块组成：它们分别为数据采集部分、数据处理部分和数据显示部分。数据采集部分完全由FPGA来进行控制，DSP只负责数据的后期处理，系统其他功能由单片机来实现。
FPGA要控制前端数据通道，对采集到的数据缓存，而且还要使数据缓存单元和DSP处理器进行通信，这在整个系统中具有重要的地位。同时又由于FPGA的可编程性，使得前端采集电路的设计非常灵活，调试起来也非常方便。DSP主要负责把采集的数据进行处理。比如像滤波、傅立叶变换等，同时负责波形重建，波形重建这里主要会采用内插算法来重建波形。而后端的单片机主要负责系统的人机接口和数据显示。整个系统的工作流程是这样的：由上图也可以看出，要测量的波形经过衰减或者放大电路之后分为二路：一路送整形电路整形之后产生矩形波信号，然后利用FPGA的测频电路测量波形的频率；另外一路送A/D转换器进行AD转换。AD的采样率使它恒定为1OOM/S。转换后的数字信号要先送到FIFO存储器中暂存，FIFO的存储是靠FIFO的写时钟来实现，而FIFO的写时钟是由FPGA中的分频电路产生的。这样示波器就能根据用户键盘中设置的相关参数选用想要的读写时钟。FIFO就利用FPGA中的RAM资源。比如这里选用的FPGA里面就有5K的RAM资源供用户选择。这样数据采集进来就可以直接存储在FPGA中，这样做就不需要专门的FIFO芯片，同时直接在FPGA中定制FIFO存储器，可以提高整个系统的性能，使得整个系统的速度更快。随着写时钟的到来，FFIO存满之后，DSP处理器就从FIFO中读取数据来进行处理，处理之后就由DSP送到单片机中进行显示。图中FLASH模块的是程序存储器，即整个系统的软件都固化在FLASH中。RAM模块是数据存储器，整个系统运行的时候，首先DSP利用已经固化在ROM中的BOOT程序把FLASH中的程序搬到RAM中运行。这里键盘和LCD模块是用来进行输入控制和输出显示。在调试的时候同时我们也设计了两
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个JATG接口，分别用来对FPGA和DSP进行调试。
4.4元器件的选择
的选择也是非常重要的一环，如果选择的不好，就会严重影响进度。在这里你选择的元件的时候要根据自器件的选择的总的指导原则是性价比高、市场上容易买到。其实系统元器件己定制的系统性能指标选择能够满足要求的元件。本系统所选择的元件如表4-3所示。
表4-3 所选元件及功能介绍
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第5章 整个系统硬件设计
整个系统的关键电路其实还是在前端通道、模数转换这两块前端电路的设计，这主要是因为对于一个电路来说，如果信号频率达到100M的话，要考虑的因素就会很多，比如如何去减小电路中数字电路对模拟电路的信号的影响，因为模拟电路它是非常敏感的，一点点干扰就可能会使得被测的信号出现失真，同时对于高频电路来说，阻抗匹配等因素也是会影响到整个电路的性能。这样对于前端调理电路来说，就会碰到动态范围、宽频的挑战。
图5-1为硬件平台的总体框图，从图5-1可以看出，整个硬件平台主要包括有四个部分模块，分别为：前端数据采集部分硬件电路设计；FPGA内部控制逻辑和外围电路；数据处理部分的硬件设计；平台调试接口；电源、晶振及复位电路模块。
然后按照被测信号的走向依次对图中的每个部分中的每一个硬件模块进行介绍，主要介绍各模块的功能、工作原理、实现方法，以及具体实现的电路图。
图5-1 硬件平台的总体框图
5.1前端数据采集部分硬件电路设计
这部分的电路主要有信号衰减、放大电路、信号整形电路、AD转换电路以及这些电路与FPGA的接口电路。下面分别来进行介绍。
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5.1.1信号的衰减电路
被测信号从前端输入进来，为了满足AD转换的电气性能首先必须把信号调节到一个合适的范围之内。通常情况下，如果输入进来的被测信号的电压范围超过AD转换的电压范围时，就要对信号衰减，这种衰减电路我们必须考虑输入信号的频率高低。由于在衰减过程中，频率范围很宽的时候很容易出现畸变，所以通常做衰减网络的时候采用的是无源电阻、电容网络。这种无源阻容网络由于信号的频率特性，比如说在低频的时候就直接表现为电阻分压比，在高频的时候就为电抗的分压得到信号的衰减。其实这种衰减本质上是为一个平衡电桥。比如在我们的示波器探头中就可能存在一个可调电容，通过调节它使得我们的电桥达到一种最佳状态。这样衰减就可以变得和频率没有关系。使得信号衰减可以在一个大的频带范围内实现信号衰减。图5-2是一个典型的信号衰减电路。
图5-2 信号衰减电路
本系统所设计的电压衰减网络主要是由电阻和电容所组成。多路选择开关控制被测信号衰减的倍数，最大可以实现100倍的衰减。信号输入最大为50V，经过100倍衰减以后将变成0.5V，刚好在AD转换的电压范围之内。衰减的具体控制是由处理器来进行控制。考虑到信号输入的频带宽度。本系统选择的模拟多路开关为MAX4547来实现。它工作的信号频带宽，可以控制直流到300MHz的信号。其结构如图5-3所示：
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