常州信息职业技术学院电子与电气工程学院 毕业设计论文
配置信息使用编程器将设计所得的pof或者SOF格式的文件烧录进去。在做
cyclone系列的系统的时候，一般情况下都会用AS+JTAG两种配置方式，这样可以用JTAG方式调试，经过调试之后，确定程序正确之后，再利用主动配置模式把程序送到EPCS芯片里去。
本系统中使用到的EPlC3T144芯片采用了AS和JTAG两种配置方式。AS配置方式进行配置时，如下图所示：串行配置器件上的4个控制引脚NCS、DCLK、ASDI和DArAO分别与EPlC3T1448C的控制信号NCS、DCLK、NASDO和DATA直接连接。通过下载电缆编程的串行配置器件用AS配置方式对EPlC3T1448C器件进行配置的连接。JTAG配置时，它的四个控制引脚J TCK、J TDO、J TMS、J TDl分别与EPlC3T144C8的TDI、TDO、TCK、TMS引脚相连接。具体连接见图5-9所示：
图 5-9 FPGA的配置
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5.2.3 FPGA内部逻辑电路的设计与实现
整个FPGA内部逻辑电路图的设计如图5-17所示。FPGA内部逻辑图主要包括有：FIFO电路、峰值检测电路、触发电路、译码电路、数据传输电路、时基电路等。下面对各个电路的实现再作详细的介绍。
①FIFO工作原理及其在FPGA中的设计
这里FIFO主要起缓存作用，也就是把AD采样进来的数据首先存储到FIFO里面。这里FIFO是一个先进先出的存储器，因为它没有地址线，所以操作起来也很方便，同时利用它可同时进行读写操作的事实，使得预触发电路设计变得更加容易。主要因为如果你采用带地址线的RAM的时候，你存入到存储器中的数据的多少是要知道的，这样你就需要一个地址计数器，这样首先就会增加电路的复杂性，同时也会占用过多的FPGA逻辑资源。同时FIFO第一个读出来的数据是就是第一个写进的数据，这也是它先进先出名字的由来。现在市场上也提供专门的FIFO芯片。本系统为了节约成本，以及从提高系统性能的角度来考虑。把FIFO芯片做在FPGA中间。因为我们选择EPlC3它里面带有5K存储空间的可供用户使用，并且能够在高速时钟下工作。
②AD与FIFO的连接
AD变换得到的二进制数据送入FIFO(先入先出存储器)中进行缓冲。A/D的采样率采用固定的时钟频率，为100MHz，而FIFO的写时钟是根据用户对信号检测的需要，分别由时基电路产生的时钟来进行控制。因为本系统做的是单通道，所以A/D进来的数据直接进入FIFO，然而如果在峰值检测时，就要先把A/D采样进来的数据经过峰值检测电路后再进入FIFO中。
③地址译码电路以及存储空间的分配
C54X系列DSP存储器分为三个独立的空间，他们分别为64千字的程序空间、64千字的数据空间和64千字的I/O空间，其中程序存储器存放程序代码以及程序运行过程中需要经常用到的某些常数。数据存储器存放指令执行中产生的数据。I/O存储器存放与映象外围接口相关的数据，也可以作为附加的数据存储空间使用。并且在任何一个存储空间中，RAM，ROM，EPROM，FLASH等外围设备都可以驻留在片内或者片外。这三个空间的寻址范围取决于DSP芯片地址线数目。例如，C54X系列DSP从C5409开始，芯片有23根地址线，具有8M字节存储空间寻址能力。
④触发电路及触发模式
该触发系统电路主要包括触发源选择、触发比较、预触发等，具体结构图如图图5-10所示。
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图5-10触发系统总结构图
其工作原理为：当启动AD采样后，AD进来的数据与触发字进行比较，根据触发源选择信号，一旦满足设定条件时，会产生触发信号，此信号送到Fm嘴制器端。由于AD的采样时钟与写入时钟同步，转换后的数据根据写时钟写入到FIFO中。当FIFO未达到预触发深度时，FIFO只写入数据，不读出数据，并且在这个过程中触发信号是被抑制的。
当FIFO达到预触发深度时，释放触发信号。此阶段如果触发信号未到来，AD采样来的数据写入FIFO的同时，数据也从FIFO中读出，并且FIFO中的数据始终保持为预触发深度，FIFO中存放的数据也都是新采样进来的数据；若触发信号到来，就禁止FIFO读时钟，FIFO的数据只写不读，当FIFO写满后，系统就禁止写时钟，然后通知处理器从FIFO中提取数据并进行处理，处理完后送给LCD进行显示。具体的触发系统电路图如图5-11，该电路图由Iprn_fifoO、pre_trig、WW组成，完成了触发源选择、触发比较、预触发等功能。
图5-11 触发系统总电路图
(1)示波器的三种触发模式：
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Ⅰ、Normal模式，Ⅱ、Auto模式Ⅲ、单次触发模式。 (2)触发源选择、触发比较电路的设计
触发比较电路设计的具体电路图如图图5-12所示：该模块主要实现触发比较和触发源的选择，由比较器、选择器和D触发器组成的。具体实现如下：
图5-12触发比较、触发源选择电路
(3)预触发电路图的设计
这里预触发的具体电路实现如图图5-13所示，它主要包括：一个锁存器、一个比较器、还有一个triggerl和一个trigger_2。triggcr_l里为一个D触发器。其中，QN为D触发器的反相输出端；trigger_2里为两个Ⅸ触发器，其中，QNl为第一个Ⅸ触发器反相输出端，Q2第二个Ⅸ触发器同相输出端。该模块的工作过程可以分为五个阶段：复位、开始写入FIFO、预采样、正式采样和数据的提取。
图5-13预触发电路
⑤时基电路和模拟通道控制电路
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(1)时基电路时基电路在数字存储示波器中，是一个非常重要的电路。他是控制FIFO读写速度的一个电路。在这里时基电路主要是由FPGA中的输入晶振频率的分频得到各种各样的频率。同时在这里要对数字存储示波器的频率有所了解，它与模拟示波器的时基电路的工作原理是不同的。因为数字存储示波器是将模拟信号经过A／D转换后存入存储器，然后再从存储器中读出，故数据的写入存储器的速度与扫描速度快慢有关，即与“t/div“的设置有关。而与存储器的读出的速度无关。时基电路的设计相对比较简单，就是将输入的50MHz进行分频和倍频，按l，2，5步进的办法产生不同的频率。
图5-14时基电路
上图5-14是时基电路分频电路图。它由100MHz的频率分成16种不同频率，经过分频之后，然后送到一个选择器里面。然后由CPU根据实测信号频率选择一个适当的时基，送到FIFO作为读时钟或者写时钟。
(2)模拟通道控制电路
数字存储器的模拟通道部分不同于模拟示波器部分，它的控制全都由DSP控制器进行控制。本系统中采用一片型号为SN74L、，H16374ADGGR的芯片。用它来直接与MAX4547里面的电子开关相连接。
⑥峰值检测电路
在实际电路设计中，AD采用固定的采样率，经过AD转换后的数据锁存到锁存器中。在第一个AD转换后的数据到来之后，时钟电路产生一个脉冲，把这个数据同时送到最大、最小值寄存器中。从第二个采样时钟开始后，最大、最小值寄存器的输出数据分别输入到两个比较器中，作为比较器的输入信号。同时第二个AD数据也锁存到锁存器中。然后是锁存器中的新数据和最大、最小值寄存器中的数据进行比较，决定是否要更新寄存器中的数据。直到该窗口的所有数据都比较完，这样就会在这个窗口的数据采集中，保持有这一次采样的最大和最小值数据。然后再写入最大、最小值存储器。也就是FIFO中。最后就可以在写时钟脉冲的作用下，最大、最小值的数据就可以按照一定顺序分别从中读取出来。这样就能够捕到毛刺信号了。具体原理如图5-16所示。
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