常州信息职业技术学院电子与电气工程学院 毕业设计论文
图5-3 MAX4547内部结构
表MAX4547逻辑状态
在电路中实现的衰减选择有X01、X001两种。另外在衰减电路和放大电路中间还有一个模拟开关，用来进行交直流选择。
图5-4是衰减1/10时的PSPICE仿真结果，由仿真结果可以看出电容、电阻所组成的衰减网络可以正常实现信号的衰减。
图5-4 衰减仿真
5.1.2 信号放大电路
如果输入到P1端的被测量信号很微弱的话。该信号就需要输入到放大器中进行放大，以提高系统对被测信号的分辨率并降低噪声对其的影响。同时还要保证放大后的信号值在(-512mV+512mV)范围之内。这里对放大器的要求也是很高。首先要求放大器对输入信号的失真小，增益稳定，输入电阻大，频带也要足够宽。整个放大电路如图5.5所示。
14
常州信息职业技术学院电子与电气工程学院 毕业设计论文
图5-5 MAX4105放大电路
5.1.3 信号整形电路设计
信号的整形主要是为了示波器在自动测频的时候，把被测信号变成标准的矩形波。好在FPGA中对信号进行频率测量。在这里把信号经过前端调理电路之后，分成二路，一路直接送到AD里面去进行模数转换，另外一路直接就送到AD9698比较器中进行信号的整形，这里AD9698是一种过零比较器。
由于输入信号的频率高达100MHz，所以我们可以选择集成的高速比较器AD9698，它是高速TTL兼容双电压比较器。图5.6给出了信号整形电路的原理图。MAXCOM2信号是经过衰减或者放大的信号它从AD9698的7脚输入，经过比较之后从l端输出。其中2脚是可以用来控制比较电平的大小。11脚和6脚为它的电源引脚。如果MAXCOM2信号大于零，则OUT端输出高电平；如果MAXCOM2信号小于零，则OUT端输出低电平。
15
常州信息职业技术学院电子与电气工程学院 毕业设计论文
图5-6 信号整形电路
5.1.4 电路的保护及滤波处理
由于电路的某些原因可能导致电路在某个时候电压出现尖峰，这样对于模拟开关、放大器、AD转换器等就必须进行保护。因为这些元器件使被测电压信号输入不会超过太大。本系统保护电路由二极管钳位电路来完成。采用钳位保护电路的方法比较简单，高效。 5.1.6 AD转换电路设计
AD转换和FIFO电路是前端数据采集的核心电路。图5-7和给出了A/D转换的电路图。图中信号从端输入，INPUTCLK为AD采样时钟，这里它频率恒为
100MHz，这样做的好处是用户在选择不同的时基频率时不是直接对AD频率去进行控制，因为AD频繁地切换时。很容易出现数据的不稳定。而是用户时基的控制是通过时钟频率去控制FIFO的读写时钟来间接的实现不同频率之间的切换。采样之后的数据全部传送至FIFO中进行暂存。AD9283的采样精度为8位，最大采样时钟为100MHz，它所产生的数据量相当大，所以对FIFO的要求也比较高。本设计FIFO是做在FPGA中，可以满足性能要求。
16
常州信息职业技术学院电子与电气工程学院 毕业设计论文
图5-7 A/D转换的电路图
5.2 FPGA外围电路的设计和内部逻辑电路设计
整个前端电路的控制都是有FPGA来完成。前端电路的工作情况基本上是这样的：ADC是否工作是由FPGA来控制的，如果FPGA使能AD转换器，则ADC就开始进行数据的采样。然后根据FIFO的读写时钟的情况。就开始进行预采样。把数据保存在缓冲区FIFO中。当FIFO中保存的数据达到预触发字设置的大小之后。就使得读时钟和写始终一致。这样数据读入到FIFO的同时也从FIFO中读出来。数据不断的刷新。此时数据在缓冲区的大小始终等于预触发字所设置的大小。一直触发信号的到来。使读时钟无效。写时钟继续有效。数据此时继续写入。直到写满为止。这样完成一轮采样，ADC停止工作并将这一消息反馈给DSP。DSP得知ADC停止工作后，DSP从FPGA中读取一定的数据，然后进行相关数据处理，并把数据写入到存储器对应的单元中。当基本写满存储器后，波形采样就完成了。这时DSP再从存储器中读出波形数据，送入控制端显示。 5.2.1 FPGA外围电源、晶振电路的设计
图5-8是FPGA外围电路的电源和晶振电路图，这里用的FPGA是EPlCl448。由图可以看出FPGA的供电有两种形式，一种是3.3V供电，一种是1.5V供电。1.5V供电可以直接由3.3V通过DC/AC的直流转换芯片转换而来．这里用的芯片是LMlll7-1.5V，晶振电路产生50MHz的时钟直接送到FPGA的16脚，为分频等电路提供原始时钟。
17
常州信息职业技术学院电子与电气工程学院 毕业设计论文
图5-8 FPGA外围电路的电源和晶振电路
5.2.2 FPGA的配置
FPGA的配置下载方式：主动配置方式(AS)和JTAG配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器的初始化过程，本系统所使用到的Cyclone系列配置芯片有EPCSl，EPCS它是专门提供给该系列芯片进行AS配置用的。所有的配置数据都是保存在该芯片中，加电后数据通过芯片的DATA0引脚送入FPGA内部。进行FPGA的配置，数据被回步在DCLK输入上，1个时钟周期传送1位数据。断电后，因为FPGA内部采用的是SRAM工艺，所以不能本身不能进行数据的保存。这样数据就会丢失。所以FPGA上电后，每次都需要重新配置数据。
JTAG接口是一个仿真调试的工业标准，又称边界扫描。主要用于芯片测试等功能，使用IEEE Std l 149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。这种方式在调试阶段用的很多。一般fpga
18