图28 查看LVS报告
可以看到，报告结果显示LVS是CORRECT的，也就是版图与电路原理图是一致的。到此，一个以十进制计数器的版图自动设计就完成了，当然这是没有实际意义的，仅仅是为了介绍使用Encounter进行自动版图设计的流程。实际的版图设计中要经过很多其他的详细的操作，一个芯片版图的实现也远远不止这么容易。接下来将以一个复杂的包含IP模块的设计来进一步深入的学习一下Encounter在APR时可能要进行的步骤，也介绍一下一个版图应当进行那些检查设计。
四、使用Encounter进行包含Block核的版图设计
文件准备：DTMF数据包文件，网上有下载，workshoplab1.dtmf.pdf 1、设计文件和数据文件导入Encounter 将输入文件导入到Encounter中如图所示：
图4.1
在verilog netlist中指定DC输出的门级网表文件：所有的.v文件 在Timing Libraries中指定相应的时序库： fast 、slow 在LEF Files 中指定.lef文件
在Timing Constraint file:指定.sdc文件 在IO Assignment File中指定.io文件：
点击advanced,进如如图所示界面，会出现11项设置，填其中的5项即可，
图4.2
下一步，完成Power Page 的填写，如图所示，填入电源、地的节点名称以便创建电源、地环。
图4.3
下一步，完成RC Extraction 页的填写，如图所示。在Capacitance Table File 栏中指定cap table file文件，以便后面步骤中的信号完整性分析。
图4.4
图4.5
最后一步，完成SI Analysis page的填写，如上图所示。添加 the CeltIC DB (cdB) noise library，该库用于 CeltIC crosstalk analysis。
到现在为止，我们已经对设计的输入、同时也指定了物理库、工艺规则文件、时序库、时序约束文件。将这些配置保存到DIMF_CHIP.conf文件中，下次操作时，只须load 该文件，工具将自动进行以上配置。
图4.6
完成以上步骤后点击OK键，出现如图所示的界面。
图4.7
2、Floorplanning
对窗口Specify Floorplan form进行设置，来指定 the core box ，IO box，die box 的尺寸大小。步骤如下：
Floorplan→Edit Floorplan→Specify Floorplan 在Aspect Ratio中，使用默认值选项 Core Margins选择Core to IO Boundary, 键入 – Core to Left: 100 键入– Core to Right: 100
键入– Core to Top: 100 键入– Core to Bottom: 100
Click “ Apply”按钮。完了后，IO PAD 自动调整到离the core box边界100微米处。（该距离根据设计要求决定）
图4.8
在也可对the core box的高宽比率进行调整，在ratio(H/W)中将默认值：1设置成0.5，则the core box的高是宽的2倍了。
3、 Creating a floorplan with Relative Floorplan