在两条信号线间加一条接地或者接VDD的屏蔽线，使线间电容成为接地电容，但会增加电容负载。
时序允许前提下，尽可能加大信号上升下降时间，但会使开关功耗加大。
第五章、反相器
一、基本特性
1、无比逻辑，逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。 2、极高输入阻抗。设计良好的反相器具有低输出阻抗，从而对噪声和干扰不敏感。 3、稳态工作情况下，VDD和GND之间没有直接通路，即没有电流存在（静态电路），此时输入和输出保持不变，且没有任何静态功耗。
二、直流电压转移特性VTC（输出与输入电平间的关系）
1、阈值电压VM：NMOS、PMOS均在饱和区，由电流相等（使用饱和区电流公式）求解。 短沟器件或高电源电压：使用速度饱和时电流公式ID?KVDSAT(VGS?VT?长沟器件或低电源电压：使用饱和区电流公式（平方律）
1VDSAT) 2对称的CMOS反相器：Kn?Kp，VTHN??VTHP，此时VM?
2、噪声容限 定义：VIH、VIL是
VDD 2dVout ??1时反相器的工作点。NMH?VOH?VIH，NML?VIL?VOL。
dVin①若CMOS反相器对称（即Kn?Kp，VTHN??VTHP）：对VTC采取线性近似。由两个管子均处于饱和区（或者速度饱和），由电流相等，对Vin求导并令Vin?VM求解g?dVout，dVin则VIH?VIL??VOH?VOL?VDDV，VIH?VM?M。 ?ggg②若CMOS反相器不对称：由PMOS在线性区，NMOS在饱和区，由电流相等，对Vin求导并令
dVout??1，此方程和电流相等方程联立解出Vin即为VIL。再使PMOS饱和，NMOSdVin线性重复上面步骤求VIH。
③最大噪声容限：min{NMH，NML}
3、反相器链的再生特性
逻辑门具有再生特性的条件：合法区的增益小于1，过渡区增益大于1。
三、瞬态特性 1、负载电容
三部分：当前级MOS管漏衬电容，下级MOS管的栅电容，互连线的寄生电容。 2、上升下降时间
3、传输延迟时间计算
tp测量方法：环形振荡器测量法T?2?tp?N（N为奇数）
一个周期时间内，正好N个低至高翻转响应时间，N个高至低翻转响应时间。
计算公式：
4、提高反相器速度
对于固定的大负载电容可以通过增加器件尺寸提高速度。对于小负载，不会明显增加。 5、低功耗电路优化：
功耗来源：动态功耗，输出节点电容充放电；处于2、3、4区时的VDD和GND短路电流引起的功耗；漏电引起的功耗，截止管的亚阈值漏电，MOS管反偏漏结的反向漏电流。 优化：降低电源电压；降低开关活动率。
四、反相器的设计
1、要求：功能、可靠性、功耗、面积、速度。 2、设计
第六章、组合逻辑电路
一、静态电路：任意时刻每个门的输出通过一个低阻路径连接到VDD或者VSS上，且输出值总是由该电路所实现的布尔函数决定。
1、静态互补CMOS：由PUN和PDN组成（PUN和PDN是互补逻辑）。稳定状态时两个网络中有且仅有一个导通，单级输出是反向的。
①阈值降落：NMOS做下拉时传强0，做上拉时传弱1（因为负载电容充电的过程中s端电势升高，当s充电到Vdd-Vth时MOS管截止，而不能充电到Vdd）。同理，PMOS做上拉时传强1，做下拉时传弱0。
②晶体管尺寸规划：宽长比P是N的两倍，串联加倍，并联保持。 ③优点
无比逻辑，电平幅度与器件尺寸无关。
稳态时总有对VDD或VSS的低阻路径，输出电阻低 极高的输入阻抗
满电源幅度开关，VOH=VDD，VOL=VSS。鲁棒性好，噪声容限大。 电源与地之间无直接通路，无静态功耗
传播延时与负载电容和晶体管电阻有关，改变尺寸可使得上升下降时间接近。 ④大扇入时的设计技巧
传输延时随扇入迅速恶化，与扇入成平方关系，因为电阻电容同时增加。 传输延时随扇出的关系是每一个附加的扇出在CL上增加了两个栅电容。 可以采取：
在负载以扇出为主时加大晶体管尺寸
逐级加大晶体管尺寸，使最靠近输出端的晶体管尺寸最小
重新安排输入，使关键信号晶体管靠近输出端（最后到达的输入信号为这个门的关键信号，决定最终速度）。
重组逻辑结构，在不改变逻辑的情况下减小扇入，如用三个两输入替代四输入。 减小电压摆幅，同时降低了延时和功耗，但下一级门会变慢。 插入缓冲器将大的扇入扇出隔离。（大扇入时小扇出，小扇入时大扇出）
⑤组合逻辑链的性能优化 逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出来的输入电容比反相器大多少。这个大的倍数称为逻辑努力。
-------------------------------------------------------------------------------------
2、有比逻辑（伪NMOS逻辑、DCVSL逻辑）
由实现逻辑功能的NMOS下拉网络和简单负载组成。以降低稳定性和付出额外功耗为代价减小晶体管数目。
原理：PDN关断，上拉负载起作用，VOH=VDD
PDN导通，上拉负载和PDN分压，比例逻辑。这将降低噪声容限，并且引入静态功耗。 ①伪NMOS逻辑：
PUN使用栅极接地的PMOS负载称为伪NMOS逻辑，具有较小的面积和驱动负载。kn/kp的比例影响VTC形状和反相器VOL的值。
计算伪NMOS静态传输特性：为求VOL，由Vin=Vdd时电流相等，NMOS线性，PMOS饱和（因为输出已接近0），Vout=VOL。
伪NMOS设计：驱动管和负载管的尺寸应有一合适比例。 为了减小静态功耗，驱动电流IL应尽可能小
为了得到合理的NML，VOL=IL×R（PDN）应当小。 为了减小tPLH，IL应当大
为了减小tPHL，R（PDN）应当小。
条件1和条件3矛盾，所以速度快意味着较多的静态功耗和较小的噪声容量。 低电平输出时伪NMOS逻辑的静态功耗P=VDD×IL（IL为PMOS饱和电流） ②DCVSL逻辑（差分串联电压开关逻辑）
互补NMOS下拉，交叉连接PMOS上拉。每个输入以互补形式，同时自身也产生互补输出。