原理：设初始时out=1，out=0，则M1开，M2关。当PDN1开，PDN2关，首先out被下拉，使得M2开，进而out被上拉，从而M1关。稳定状态，任何一边的PDN和相应的PMOS负载不会同时导通，反馈机制保证在不需要负载时将其关闭，但是这一电路仍然是有比的。 特点：同时要求正反输入，面积大，但在要求互补输出或者两个PDN能够共享时比较有利。比通常的CMOS逻辑慢，因为反馈作用有滞后现象。
完全消除静态电流，无静态功耗，但有较大的翻转过渡电流（翻转器件PMOS和PDN会同时导通一段时间，产生一条短路路径），动态功耗大。
共享PDN的例子：XOR-XNOR门
out?AB?AB，out?AB?AB，节省了2个管子。
3、传输管逻辑 ①传输管：与前两种逻辑输入只驱动栅极不同，传输管允许输入驱动栅极和漏极来减少实现逻辑所需要的晶体管个数。
阈值损失：NMOS传弱1，强0；PMOS传弱0，强1。因为要在管子导通时保证不进入截止
区，Vsn
②CMOS传输门：
NMOS、PMOS漏源接在一起，栅极接反相控制电压。
为了保证导电沟道和衬底的隔离，NMOS衬底必须接地，PMOS衬底必须接VDD。 为了获得较快传输速度，要求ID较大，即需要增大宽长比。
特点：NMOS传输低电平好，PMOS传输高电平好，CMOS传输门使用NMOS、PMOS互补性能获得了比单个传输管更好的性能，更接近理想开关。
③传输管逻辑：一个输入做开关控制。开关网络+缓冲器，结构简单，速度快。并且理想开关具有低导通电阻和低寄生电容。但有阈值损失，且会引起下一级静态功耗。例：
F=AB，out=F。B开关提供B=0时的低阻通路，保证这是
静态电路。因为B=0时F=0，所以下面通路选用NMOS。但上方通路无论使用NMOS还是PMOS都会有阈值损失。 互补传输管逻辑（CPL）：互补数据输入。由于每个信号的两种极性都存在，免去多余反相器。 传输管逻辑阈值损失的解决方法：
⑴电平恢复晶体管
优点：使用所有电平不是在VDD就是在GND，因而消除了静态功耗
缺点：在NMOS下拉X时电路变为有比逻辑，因为恢复管试图上拉X。并且增加了X节点电容，减慢了这个门的速度。
⑵改用传输门逻辑：将有阈值损失的管子替换为传输门。 ④传输门逻辑（TG）：
设计思路类似传输管逻辑，但使用传输门替换出现阈值损失的传输管。 常见电路：
多路开关 异或门（B=1时反相器工作，B=0时传输门导通）
⑤传输门、传输管逻辑小结
⑴传输管优点：寄生电容小，速度快
缺点：阈值损失，噪声容限差，会引起下一级静态功耗，导通电阻随电压改变。 ⑵传输门优点：无阈值损失，导通电阻不变
缺点：必须提供正反信号，版图设计复杂度大，电容大。
⑶设计时都要遵循“低阻”原则，任何时候输出都通过低阻路径连到VDD或GND。 ⑷电平恢复电路：
可以克服传输管阈值损失，可以消除静态功耗。
在NMOS下拉（或PMOS上拉）时属于有比电路，要考虑尺寸。 增加了内部节点电容，降低了门速度。
恢复晶体管的导通会加速NMOS上拉（或PMOS下拉），减小了输出的下降（或上升时间）。
二、动态电路：将信号值暂存在高阻抗电路节点的电容上。
1、预充电-求值动态CMOS电路：类似伪NMOS电路，使用一个逻辑块实现逻辑功能，把另一个逻辑块用单个MOS管替代。不同的是负载管不是常开的，而是受时钟信号控制，且逻辑块也加入了时钟控制，是无比电路。一旦动态门的输出被放电，它直到下一次预充电前都不会再回到高电平。
2、动态门特点： 优点：
晶体管数目少
全摆幅输出（VOH=VDD，VOL=GND） 无比逻辑
寄生电容小，且PDN的电流都用来给CL放电，所以开关速度快 总功耗比静态互补CMOS高（较高的翻转概率和额外的时钟负载），比伪NMOS功耗低（VDD和GND之间无静态电流和短路电流）。 缺点：
输入信号超过Vtn，PDN便开始工作，因此VM、VIL、VIH都为Vtn 噪声容限NML小，对噪声敏感
对漏电敏感（若加入反馈管，则在求值阶段变为有比逻辑） 有电荷共享问题
预充电时的不真实输出影响下级电路
需要时钟信号控制，设计复杂 3、动态设计中的问题：
①漏电：主要来源于亚阈值漏电
解决方法：电平保持晶体管（或反馈管）
②电荷分享：输入信号在求值阶段变化，可能引起电荷分享问题。如：预充电时A=0，CA未充电，VA=0，VOUT=VDD，而在求值阶段A=1，则CL存储的电荷在CL和CA间再分配（分享），降低了可靠性。
解决方法：加入预充电管
对内部节点预充电，充电的晶体管受时钟驱动。代价是增加了面积和功耗。 ③背栅耦合：
④时钟馈通：
在输出out和时钟clk间的栅漏电容导致输出超过VDD。时钟的快速上升沿（下降沿）耦合到输出out。
4、动态逻辑门的级联：
富NMOS求值阶段只允许输入有0→1的转变或者保持0不变，不允许有1→0的转变（富PMOS求值阶段不允许有0→1的转变）。所以不能使用富NMOS（或富PMOS）直接级联，因为预充电的高电平可以使下一级的NMOS导通而造成误放电，破坏正常输出。 解决方法：
①富NMOS和富PMOS交替级联
注意：时钟信号相反
②静态反相器隔离，即采取多米诺电路。
每个输出都只有1→0的转变（或者保持1不变）。 特点：
⑴提高了输出驱动能力，也解决了动态电路不能直接级联的问题。 ⑵输出不带非逻辑。
⑶速度非常快：静态反相器可以设置的不对称。输入电容减小，较小的逻辑努力。 5、多输出多米诺电路
不仅将整个逻辑块结果经反相器输出，还可以将其中子模块的结果也经反相器输出。
注意：每个输出节点都有预充电管。
6、时钟信号的设计：
时钟信号最高频率受充、放电时间限制，最低频率受存储电荷保持时间限制。