武汉理工大学《能力拓展训练》设计说明书
ENTITY LOCK IS
PORT(LOCK: IN STD_LOGIC;
QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));-频率
计数输出
END;
ARCHITECTURE ART OF LOCK IS
SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0);
COMPONENT BCD7 -元件BCD7引用说明语句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT; BEGIN
PROCESS(LOCK) BEGIN
IF(LOCK'EVENT AND LOCK='1')THEN -检测时钟上升沿 QAL<=QA; QBL<=QB; QCL<=QC; QDL<=QD; END IF; END PROCESS;
U0: BCD7 PORT MAP(QAL,LEDA); -元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB); -元件引用例示 U2: BCD7 PORT MAP(QCL,LEDC); -元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD); -元件引用例示 END ART;
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程序主要讲述了调用七段译码器的显示，将输入的信号经过译码之后在七段译码器上进行显示。
4.4 顶层电路的VHDL源程序
程序pinlvji.vhd LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY PINLVJI IS
PORT(F_IN,CLK: IN STD_LOGIC; ENT,LOCKT,CLRT: BUFFER STD_LOGIC;
Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END PINLVJI;
ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC;
SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0); COMPONENT CTRL -元件CTRL引用说明语句 PORT(CLK: IN STD_LOGIC; EN,LOCK,CLR: OUT STD_LOGIC); END COMPONENT;
COMPONENT COUNT -元件COUNT引用说明语句 PORT(CLK,EN,CLR: IN STD_LOGIC;
QA,QB,QC,QD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT;
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COMPONENT LOCK -元件LOCK引用说明语句 PORT(LOCK: IN STD_LOGIC;
QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT; BEGIN
ENT<=ENS; LOCKT<=LOCKS; CLRT<=CLRS;
U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS); -元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS); -元件引用例
示
U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4); -元件引用例
示
END ART;
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第五章 数字频率计波形仿真
5.1 时基产生与测频时序控制电路模块的仿真
图5.1 时基产生与测频时序控制模块的仿真图
图5. 2 时基产生与测频时序控制电路模块的仿真图的详细
图5.1显示的是时基产生与测频时序控制电路模块的仿真图，很鲜明的给出了时钟信号与计数允许信号、清零信号和锁存信号的关系，而图5. 2更加详细的给出了计数允许信号、清零信号和锁存信号与变量Q之间所存在的相对应的关系。
5.2 待测信号脉冲计数电路模块的仿真
5.2.1 十进制加法计数器的仿真
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图5.3 十进制加法计数器的仿真图
图5.3显示的是十进制加法计数器的仿真图，它详细的给出了计数输出信号与计数允许信号和清零信号之间的关系，能清楚的理解当CLR为0时，输出为0；在EN为1选通有效后，则开始计数。
5.2.2待测信号脉冲计数器的仿真
图5.4 测信号脉冲计数器的仿真
图5.4显示的是测信号脉冲计数器的仿真图，以图文的形式更直接的表现了信号脉冲的计数值，简介明了。
5.3 锁存与译码显示控制电路模块的仿真
5.3.1 译码显示电路的仿真
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