数字逻辑实验报告（1）
数字逻辑实验1 一、系列二进制加法器二、小型实验室门禁系设计50% 评语：（包含：预习报告内容、实验过程、实验结果及分析） 总成绩 统设计50% 教师签名 姓 名： 学 号： 班 级： 指 导 教 师：
计算机科学与技术学院 20 年 月 日
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《数字电路与逻辑设计》实验报告
数字逻辑实验报告
系列二进制加法器设计预习报告
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《数字电路与逻辑设计》实验报告
一、系列二进制加法器设计 1、实验名称
系列二进制加法器设计。
2、实验目的
要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备
Logisim2.7.1软件一套。
4、实验内容
对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。
（1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器
设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器
用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器
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《数字电路与逻辑设计》实验报告
利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性
将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。
C4 四位二进制并行加法器 C0 A3 A2 A1 A0 B3 B2 B1 B0
图1-1“私有”的先行进位的四位二进制并行加法器
5、实验方案设计
（1）一位二进制半加器的设计方案
设A、B为半加器的输入，C、S为半加器的输出，其中S为本位和，C为进位，通过分析可知，当A=B=0时，C=S=0;当A、B中有一个为1时，C=0，S=1;当A=B=1时，C=1,S=0.据此写出逻辑表达式:
使用logism做出一位二进制半加器的电路图，结果如图1-2所示。
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图1-2 一位二进制半加器
（2）一位二进制全加器的设计方案
设A、B、 为全加器的输入，S、 为输出，其中，A、B和 分别为被加数、加数和来自低位的进位，输出S和 为本位和和向高位的进位，据此可以列出全加器的真值表如表1-1所示。
表1-1 全加器真值表 A B Ci S Co 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 利用卡诺图化简并进行异或变换得到最简输出函数表达式为
使用logism做出一位二进制全加器的电路图，结果如图1-3所示。
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