《数字电路与逻辑设计》实验报告
二、小型实验室门禁系统设计 1、实验名称
小型实验室门禁系统设计。
2、实验目的
要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来检查这个小型实验室门禁系统的设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。
3、实验所用设备
Logisim2.7.1软件一套。
4、实验内容
设计场景：某小型保密实验室需要安装一个门禁系统，用于监测、控制和显示该实验室内上班人数，该实验室只有一个门，最多只能容纳15人。假设员工进出实验室都要刷校园卡，并且保证一次刷卡后有且只有一人能进出。实验室空置时人数显示为0，刷卡进入时实验室人数加1，刷卡离开时实验室人数减1。当实验室满员时，还有员工在门外刷卡进入时，门禁系统“不”动作，系统报警提示满员。
使用logisim软件对小型电路进行虚拟实验仿真，除逻辑门、触发器、7段数码显示管外，不能直接使用logisim提供的逻辑元件库，具体要求如下。
（1）设计一个四位二进制可逆计数器电路并进行封装和验证它的正确性 用D触发器设计一个四位二进制可逆计数器，并进行封装。该计数器有一个清零端CLR、一个累加计数脉冲端CPU（输入刷卡进入请求）、一个累减计数脉冲端CPD（输入刷卡离开请求），四个计数输出端QDQCQBQA记录当前实验室人数。
将设计好的4位二进制可逆计数器进行封装，生成一个“私有”库元件，以便后续实验使用，4位二进制可逆计数器逻辑符号参见图2-1所示。
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SD SC SB SA CPU CLR 四位二进制可逆计数器 CPDS3 S2 S1 S0 图2-1 “私有”的一个4位二进制可逆计数器
（2）用实验1中已封装的“先行进位的四位二进制并行加法器”设计一个将实验室内人数转换成8421BCD码的电路
用实验一中已封装的“先行进位的四位二进制并行加法器”和适当的逻辑门将二进制数表示的实验室人数转换成两位十进制数的8421BCD码。
（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路 设计一个7段译码器（参考书的7448芯片），将两位十进制数的8421BCD码表示的实验室人数用“7段数码显示管”显示出来。
该7段译码器有四个输入A3A2A1A0和七个输出abcdefg, A3A2A1A0为8421BCD码，abcdefg为7段数码显示管对应的段。
（4）设计当实验室满员时，门禁“不”动作，系统报警提示满员的电路 当实验室满员时，在累加计数脉冲端CPU输入刷卡进入请求，计数输出端数据保持不变，门禁“不”动作，系统报警提示满员。当实验室空时，逻辑上不会有实验室内累减计数脉冲端CPD输入刷卡离开请求。为防止信号干扰，在计数输出为0时，若CPD端有脉冲，也应使计数输出端数据保持不变，门禁“不”动作，但不用报警。
（5）设计小型实验室门禁系统电路并进行封装和验证它的正确性 设计满足要求的小型实验室门禁系统电路并进行封装，生成一个小型实验室门禁系统芯片，封装后的小型实验室门禁系统逻辑符号参见图2-2所示。
十位：7段数码显示管 个位：7段数码显示管 a b c d e f g a b c d e f g CPU CLR 封装后的门禁系统逻辑符号 报警 CPD 图2-2 封装后的小型实验室门禁系统
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5、实验方案设计
（1）设计一个四位二进制可逆计数器电路 经分析采用异步时序逻辑电路，根据题意列出四位二进制可逆计数器的二进制状态表如表2-1所示.
表2-1四位二进制可逆计数器的二进制状态表 次态Q3n+1Q2n+1Q1n+1Q0n+1 现态 Q3Q2Q1Q0 CPU CPD 0000 0001 1111 0001 0010 0000 0010 0011 0001 0011 0100 0010 0100 0101 0011 0101 0110 0100 0110 0111 0101 0111 1000 0110 1000 1001 0111 1001 1010 1000 1010 1011 1001 1011 1100 1010 1100 1101 1011 1101 1110 1100 1110 1111 1101 1111 0000 1110 根据表2-1所示状态表，采用D触发器，可确定在输入脉冲作用下的状态转移关系和激励函数真值表，如表2-2所示。
表2-2 状态转移关系及激励函数真值表 输入 现态 次态 状态跳变 激励函数 CPDCPU Q3Q2Q1Q0 Q3n+1Q2n+1Q1n+1Q0n+1 Q3 Q2 Q1 Q0 C3 D3 C2 D2 C1 D1 C0 D0 01 0000 0001 d d d 1 0001 0010 d d 1 0 0010 0011 d d d 1 0011 0100 d 1 0 0 0100 0101 d d d 1 0101 0110 d d 1 0 0110 0111 d d d 1 0111 1000 1 0 0 0 1000 1001 d d d 1 1001 1010 d d 1 0 1010 1011 d d d 1 13 / 24
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1011 1100 1100 1101 1101 1110 1110 1111 1111 0000 10 0000 1111 0001 0000 0010 0001 0011 0010 0100 0011 0101 0100 0110 0101 0111 0110 1000 0111 1001 1000 1010 1001 1011 1010 1100 1011 1101 1100 1110 1101 1111 1110 利用卡诺图化简得到 d d d d 0 1 d d d d d d d 0 d d d d d d d 1 d d d 0 1 d d d 0 d d d 1 d d d 0 d d d 0 d 1 d 0 1 d 0 d 1 d 0 d 1 d 0 d 1 d 0 d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
在加计数时，CPU有脉冲，通过观察表6-2可以看出C3所要求的触发信号
可由Q2Q1Q0提供，C2所要求的触发信 可由Q1Q0提供，C1所要求的触发信号 可由Q0提供，C0所要求的触发信号 可由CPU提供.
在减计数时，CPD有脉冲，通过观察表6-2可以看出C3所要求的触发信号 提供，C2所要求的触发信号 可由 提供，C1所要求的触发信可由
提供，C0所要求的触发信号 可由CPU提供. 号 可由
综合加计数和减计数，可知
使用Logism做出电路图如图2-1所示：
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图2-1 一个四位二进制可逆计数器
图2-2四位二进制可逆计数器封装图
（2）用实验一中已封装的“先行进位的四位二进制并行加法器”设计将实验室内人数转换成8421BCD码的电路
由题意可列出四位二进制数和8421码的对应关系，如表2-3所示
表2-3 四位二进制数与8421码对应表 十进制数 N 0 1 2 3 4 5 6 7 8 9 10 11 输入(4位二进制数) A3 0 0 0 0 0 0 0 0 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 A1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 输出(8421码) C4 S8 S4 S2 S1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 修正控制 Z 0 0 0 0 0 0 0 0 0 0 1 1 15 / 24