《数字电路与逻辑设计》实验报告
图1-3 一位二进制全加器
（3）串行进位的四位二进制并行加法器的设计方案
串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，其中高位的 即为其相邻低位的 ，因此电路从最低位开始运算，得到本进位 以及本位后进行次低位的运算，以此类推，直到运算到最高位。设输入
、 和 分别为被加数、加数和来自低位的进位，输出 和 为本位和和向高位的进位。
使用logism做出串行进位的四位二进制并行加法器的电路图，结果如图1-4所示。
图1-4串行进位的四位二进制并行加法器
（4）先行进位的四位二进制并行加法器的设计方案
串行进位的并行加法器高位的运算需要低位的运算结果参与，因此运算速度较慢，需对其进行优化。由全加器的逻辑表达式可知第i位的进位输出函数 及本位和函数 的表达式为
当第i位被加数Ai和Bi均为1时，有Ci=1，定义 为进位产生函数。当 1时， ，定义 为进位传递函数，将Pi和Ci代入 和 中
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得到
因此4位二进制并行加法器各位的进位输出函数和输出函数表达式分别为：
使用logism作出先行进位的四位二进制并行加法器的电路图，结果如图1-5所示。
图1-5先行进位的四位二进制并行加法器
（5）封装先行进位的四位二进制并行加法器电路
对先行进位的四位二进制并行加法器进行封装，其中输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
封装结果如图1-6所示.
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图1-6先行进位的四位二进制并行加法器封装图
接下来对该加法器进行测试，由于输入值得组合较多，这里选取部分输入进行测试
1.输入A=0B,B=1011B, Co=0B，理论输出 =0B,S=1011B，实际输出如图1-7所示，与理论结果一致
图1-7 测试样例1
2. 输入A=1111B,B=1111B, Co =1B，理论输出 =1B,S=1111B，实际输出如图1-8所示，与理论结果一致
图1-8 测试样例2
3. 输入A=1100B,B=0011B, Co =1B，理论输出 =1B,S=0000B，实际输出如图1-9所示，与理论结果一致
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图1-9 测试样例3
4. 输入A=0100B,B=1001B, Co =1B，理论输出 =0B,S=1110B，实际输出如图1-10所示，与理论结果一致
图1-10 测试样例4
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